CN117238959A - 高电子迁移率晶体管器件及其制造方法 - Google Patents
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Abstract
本发明公开了高电子迁移率晶体管器件及其制造方法。高电子迁移率晶体管(HEMT)器件包括基底和半导体堆叠。半导体堆叠包括下沟道层、位于下沟道上方的用于将电子约束在下沟道中的插入层(ISL)、上沟道层、位于上沟道上方的用于将电子约束在上沟道中的界面增强层(IEL)、以及位于IEL上方的势垒层。ISL和IEL分别形成于下沟道层和上沟道层上方，以生成第一和第二宽带隙异质结。ISL和IEL中的每一个都提供相对于在ISL和下沟道层之间以及在IEL和上沟道层之间产生的电子具有势垒的较高能带。势垒阻止或减电子溢出。
Description
相关申请的交叉引用
本申请要求于2022年6月15日提交的美国临时专利申请号63/352,234以及于2023年5月11日提交的美国专利申请号18/315,543的权益，其公开的内容通过引用整体并入本文。
技术领域
本公开一般地涉及半导体器件及其制造方法。特别地，本公开涉及高电子迁移率晶体管器件及其制造方法，更特别地涉及常关型P型氮化镓(p-GaN)栅极双沟道高电子迁移率晶体管(HEMT)及其制造方法。
背景技术
近年来，基于氮化镓(GaN)的高电子迁移率晶体管(HEMT)由于其功率处理能力和优异的性能特性，如高开关速度和特定导通电阻和击穿电压之间的良好平衡，获得了极大的关注。这些特性使GaN HEMT适用于广泛的应用，包括开关模式功率转换器、激光雷达和高频功率放大器。然而，这些器件的可靠性和寿命不可避免地受到热电子引起的动态导通电阻(RON)退化的挑战，这种退化是由工作期间的高电场和电流密度的同时应力引起的。
参考图1A，示出了p-GaN单沟道HEMT。该结构是主流的商业化结构，具有硅(Si)基底10、GaN缓冲层20、氮化铝(AlN)势垒41、氮化铝镓(AlGaN)势垒层40、介电钝化层54、源电极51、具有p-GaN层55的栅电极52和漏电极53。在GaN缓冲层20与AlN势垒41接合处具有宽带隙异质结构，该器件具有高电子迁移率的二维电子气(2DEG)沟道30。当器件被硬切换(VGs＞VTH)并且具有高漏源电压(例如，器件为50V)时，在2DEG沟道30中产生热电子，部分热电子45会被散射到介电钝化层54和AlGaN势垒层40之间的脆弱的界面[1]。特别地，在到达这样的界面时，热电子可能被预先存在的空界面陷阱捕获[2]，导致进入区域中的2DEG沟道30的部分耗尽31，以及随之而来的动态RON的增加。在图1B中示出了上述部分耗尽31。
此外，热电子释放的动能可能导致对脆弱的界面区域的轰击，从而可能产生新的缺陷，最终成为额外的界面陷阱。这些陷阱是电活性的，可以捕获电子，但释放电子需要很长时间，当器件受到长期的热电子应力时，会导致动态RON的进一步恶化或退化[3]。
如图2A所示，表面增强层(SRL)46，例如晶体(A1)GaON层，可以沉积在介电钝化层54和AlGaN势垒层40之间的关键界面上，以防止热电子造成的损伤[4]。SRL 46提供能障以阻挡热电子，并物理地加强界面以避免界面陷阱的形成。这可以提高p-GaN HEMT在热电子应力条件下的可靠性。
参考图2B，还有一些其他方法来解决热电子引起的动态RON退化问题：1)通过抑制在2DEG沟道30处的热电子的产生，或者2)通过阻止产生的热电子到达介电钝化层54和AlGaN势垒层40之间的关键界面。第一种方法可以通过使用场板来实现，但它需要精细的设计，以使其效益最大化，并使副作用最小化。
因此，本领域需要一种能够有效抑制热电子引起的动态导通电阻退化的高性能GaN HEMT。这样的结构将提高GaN HEMT器件的可靠性和寿命，并增强其整体性能和市场竞争力。此外，结合附图和本公开的背景，从随后的详细描述和所附权利要求中，其他期望的特征和特性将变得显而易见。
发明内容
本文提供了一种常关型p-GaN栅极双沟道HEMT器件及其制造方法。本公开的目的是提供一种HEMT器件，通过阻止产生的热电子到达关键钝化/AlGaN界面，来有效地抑制热电子引起的动态导通电阻退化。
在本公开的第一方面，提供一种HEMT器件，包括基底和形成于基底上的半导体堆叠。半导体堆叠包括下沟道层、位于下沟道上方的用于将电子约束在下沟道中的插入层(ISL)、上沟道层、位于上沟道上方的用于将电子约束在上沟道层中的界面增强层(IEL)、以及位于IEL上方的势垒层。ISL形成于下沟道层上方，以在下沟道层和ISL之间生成第一宽带隙异质结。IEL形成于上沟道层上方，以在上沟道层和IEL之间生成第二宽带隙异质结。ISL和IEL中的每一个都提供相对于在ISL和下沟道层之间以及在IEL和上沟道层之间产生的电子具有势垒的较高能带。势垒阻止或减少从下沟道层到势垒层的热电子流。
在一个实施例中，下沟道层选自包括GaN、InN及其合金的组；以及，ISL为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
在一个实施例中，上沟道层选自包括GaN、InN及其合金的组；以及，IEL为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
在一个实施例中，势垒层为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
在一个实施例中，半导体堆叠还包括在势垒层上方的P型盖帽，用于实现常关操作，其中P型盖帽为二元III-N族化合物(AlN、GaN、InN)、三元III-N族化合物(AlGaN、AlAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
在一个实施例中，P型盖帽为p-GaN盖帽；以及，在没有凹陷蚀刻到势垒层中的情况下提供P型盖帽，以使HEMT器件具有拥有原始(pristine)上沟道层的平面顶部p-GaN栅极。
在一个实施例中，在势垒层上方沉积多个欧姆接触部，以形成至少源电极和漏电极。在P型盖帽上沉积栅电极。
在一个实施例中，在势垒层上方设置钝化层，分隔源电极、栅电极和漏电极，其中钝化层为选自AlN/SiNx、AlN/SiO2和SiNx/SiO2的单层或叠层。
在一个实施例中，上沟道层通过提供从源电极流到漏电极的电子路径来形成HEMT器件的导电沟道，该路径具有从上沟道层到下沟道层然后返回到上沟道层的电子轨迹的绕行(detour)。
在一个实施例中，半导体堆叠还包括成核层和缓冲层。成核层减少基底和缓冲层之间的晶格失配；而缓冲层隔离成核层与下沟道层。
在一个实施例中，成核层为选自包括AlN、GaN、InN及其合金的组的III-N成核层。
在一个实施例中，缓冲层为选自包括AlN、GaN、InN及其合金的组的III-N半导体层。
在本公开的第二方面，提供一种用于制造具有双沟道结构的p-GaN栅极双沟道HEMT器件的方法。该方法包括制备硅、蓝宝石、金刚石、碳化硅(SiC)、氮化铝(AlN)或氮化镓(GaN)的基底；通过在基底上方顺序地沉积成核层、缓冲层、下沟道层、插入层(ISL)、上沟道层、界面增强层(IEL)和势垒层，形成包括成核层、缓冲层、下沟道层、ISL、上沟道层、IEL和势垒层的半导体堆叠；通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)在势垒层上形成P型层；通过等离子干法蚀刻、数字蚀刻或其组合去除P型层的区域，以获得P型盖帽；在势垒层和P型盖帽的顶部沉积钝化层；在P型盖帽内的区域从钝化层进行蚀刻，以生成栅极窗口，并且在势垒层的两个相对的侧进行蚀刻，以形成源极窗口和漏极窗口；以及在源极窗口、漏极窗口和栅极窗口沉积多个欧姆接触部，以在势垒层上形成源电极和漏电极，并且在P型盖帽上形成栅电极。
在一个实施例中，ISL、IEL和势垒层为使用AlN制造的，其中AlN为通过MOCVD、MBE、HVPE、等离子体增强原子层沉积(PEALD)或热原子层沉积(TALD)形成的。
在一个实施例中，钝化层为通过执行等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)形成的。
在一个实施例中，形成半导体堆叠的步骤还包括通过MOCVD、MBE或HVPE进行沉积。
在一个实施例中，该方法还包括形成焊盘金属的步骤，焊盘金属用于建立与源电极、栅电极和漏电极的连接。
提供本发明内容是为了以简化的形式介绍一些概念，这些概念将在下文的具体实施方式中进一步描述。本发明内容不旨在标识所要求保护的主题的关键特征或基本特征，也不旨在用作辅助确定所要求保护主题的范围。本发明的其他方面和优点将在下文的实施例中公开说明。
附图说明
附图包含用于进一步说明和阐明本公开的上述和其他方面、优点和特征的图。应当理解的是，这些附图仅描绘了本公开的某些实施例，而不旨在限制其范围。还应该理解的是，这些附图是以简单和清晰方式示出，并且不一定按比例描绘。现在将通过使用附图对本公开内容进行额外的具体和详细的描述和解释，其中：
图1A是常规p-GaN单沟道HEMT中热电子轰击AlGaN和钝化层界面产生新缺陷过程的示意图；
图1B是常规p-GaN单沟道HEMT中沟道电子被表面态部分耗尽的示意图；
图2A示出使用SRL来阻止热电子损伤的第一种方法；
图2B示出抑制热电子的形成并阻止热电子到达关键界面的第二种方法；
图3是根据本公开的某些实施例的p-GaN栅极双沟道HEMT的截面图；
图4是图3的p-GaN栅极双沟道HEMT沿栅极端子的侧视图；
图5是图3的p-GaN栅极双沟道HEMT在VGS＝0V时的能带图；
图6A-6G示出根据本公开的某些实施例的图3的p-GaN栅极双沟道HEMT的示例性制造工艺的多个阶段；
图7是总结根据本公开的某些实施例的p-GaN栅极双沟道HEMT的示例性制造工艺的流程图；
图8是通过透射电子显微镜(TEM)捕获的示例性p-GaN栅极双沟道HEMT的截面图像；
图9A和9B以线性尺度和对数尺度示出示例性p-GaN栅极双沟道HEMT的传输特性曲线；
图10A和10B示出示例性p-GaN栅极双沟道HEMT的输出特性和关断状态特性；
图11A示出新的未受应力的单沟道HEMT器件和新的未受应力的双沟道HEMT器件的归一化动态RON的比较；
图11B示出受应力的单沟道HEMT器件和受应力的双沟道HEET器件的归一化动态RON的比较；
图12A示出半导通状态下单沟道HEMT中的电子轨迹和模拟电流分布的示意图；
图12B示出半导通状态下双沟道HEMT中的电子轨迹和模拟电流分布的示意图；
图13A示出在热电子应力下在双沟道HEMT中沿从源电极到漏电极的两个沟道的电流分布；以及
图13B示出在热电子应力下在双沟道HEMT中沿靠近漏极侧栅极角的上沟道的电流和横向电场分布。
具体实施方式
本公开一般地涉及氮化镓(GaN)中的双沟道结构，用于抑制热电子引起的动态导通电阻(RON)退化。作为一个实施例，提供了一种常关型p-GaN栅极双沟道高电子迁移率晶体管(HEMT)。本公开的目的之一是提供一种结构，以提高GaN HEMT器件的可靠性和寿命，并增强其整体性能和市场竞争力。
本发明的好处、优势、问题解决方案以及可能导致任何好处、优势或解决方案发生或使这些变得更加显著的任何要素，不应被解释为任何或所有权利要求的关键、必要或基本特征或要素。本发明仅由所附权利要求限定，包括在本申请未决期间所做的任何修改以及这些权利要求的所有等同物。
在随附的权利要求书和发明描述中，除非上下文由于表达语言或必要的含义而另有要求，否则“包括”一词或诸如“包括”的变体是在包容性意义上使用的，即，明确指出所述特征的存在，但不排除在本发明的各种实施例中存在或添加进一步的特征。
如本文和权利要求书中所使用的，除非另有说明，否则术语“连接”是指通过一种或多种电气部件直接或间接地进行电气连接。此处列举的数值是示例性的，除非此处另有说明，并不旨在将本发明限制于特定的配置或数值集，而是仅指示一个可能的数值集。
如本文在整个说明书中所使用的，符号N+、N、P+和P表示每种导电类型中杂质浓度的相对水平。也就是说，N+表示比N高的N型杂质浓度，P+表示比P高的P型杂质浓度。为了简单明了，有时将N+型称为N型，有时将P+型称为P型。
如本文所使用的，术语“上方”、“下方”、“顶面”、“背面”等描述了层或区域彼此的相对垂直位置，其包含取决于半导体器件的空间方向的取向。一般而言，位于第二层上方的第一层是指第一层在垂直方向上进一步远离基底层的位置。
本文公开的多个实施例提供了一种用于具有双沟道结构的改进的半导体器件的结构和/或制造方法(例如，制备方法)。在优选实施例中，半导体由III-N族化合物半导体制成，例如GaN、氮化铝(AlN)、氮化铟(InN)等。III-N族半导体具有宽带隙、高击穿场和高热导率的优点。显然，在不脱离本公开的范围和精神的情况下，改进的半导体器件的多种特征可以应用于其他异质结构。
作为介绍，本公开提供了一种常关型p-GaN栅极双沟道HEMT器件，用于改善由热电子引起的可靠性问题。HEMT器件使用异质结构，即具有不同带隙的两种材料之间的结，而不是局部掺杂，来提供沟道中的可移动电子。HEMT器件可以有利地实现常关(增强模式)操作，当栅极电压为零时，其沟道电流为零，这更适用于功率电子器件或高速数字电路。本公开的双沟道结构在沟道中提供额外的异质结界面，以实现更好的可靠性。还提供了用于制造这种常关型p-GaN栅极双沟道HEMT的方法。
图3示出根据本公开的一个或多个实施例的常关型双沟道HEMT器件100。HEMT器件100包括基底102和形成于基底102上的半导体堆叠，其中半导体堆叠是III-N族半导体堆叠，其包括成核层104、缓冲层106、下沟道层121、插入层(ISL)122、上沟道层123、界面增强层(IEL)124、势垒层125，以及P型盖帽130(例如p-GaN盖帽)，其以垂直结构设置和实施。在某些实施例中，多个欧姆接触部沉积在势垒层125上方，以形成至少源(S)电极111和漏(D)电极113。然后在P型盖帽130上沉积栅(G)电极112。
在某些实施例中，基底102可以包括一个或多个基底层，其可以包括但不限于硅(Si)、蓝宝石、金刚石、碳化硅(SiC)、AlN、GaN等。基底102是基于期望的特性来选择的，例如热导率、介电强度和成本。使用AlN或GaN可以提供良好的热导率和高介电击穿，但成本较高。蓝宝石或SiC提供了一种廉价的替代品。在某些实施例中，基底102的厚度约为1mm。
成核层104形成于基底102上并位于其上方。在某些实施例中，成核层104为选自包括AlN、GaN、InN及其合金(例如AlGaN和InGaN)的组的III-N族成核层。成核层104促进后续层的生长，并有助于减少基底102和缓冲层106之间的晶格失配。在某些实施例中，成核层104的厚度在1μm至3μm的范围内。作为示例，成核层104的厚度为2.7μm。
缓冲层106形成于成核层104上并位于其上方。在某些实施例中，缓冲层106为选自包括AlN、GaN、InN及其合金的组的III-N族半导体层。缓冲层106可以与成核层104相同，也可以不同于成核层。例如，缓冲层106和成核层104可以都包括GaN，或者缓冲层106可以包括AlGaN，而成核层104可以包括GaN。缓冲层106隔离成核层104与下沟道层121，并有助于减少后续层中的缺陷和应力。在某些实施例中，缓冲层106的厚度在1μm至2μm的范围内。作为示例，缓冲层106的厚度为1.6μm。
下沟道层121形成于缓冲层106上并位于其上方。下沟道层121通过提供电子从源电极111流到漏电极113的路径来形成用于HEMT器件100的导电沟道。在某些实施例中，下沟道层121选自包括GaN、InN及其合金的组。在某些实施例中，下沟道层121的厚度在100nm至500nm的范围内。作为示例，下沟道层121的厚度是240nm。
ISL 122形成并位于下沟道层121和上沟道层123之间。ISL 122可以为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。ISL 122用作分隔层，用于将电子约束在下沟道层121中并增强电子迁移率。ISL 122的带隙比下沟道层121和上沟道层123的带隙宽。在某些实施例中，ISL 122的厚度在0.5nm到2nm的范围内。作为示例，ISL 122的厚度是1nm。
上沟道层123形成于ISL 122上并位于其上方。上沟道层123也通过提供用于电子从源电极111流到漏电极113的路径来形成用于HEMT器件100的导电沟道，路径具有从上沟道层123到下沟道层121然后返回到上沟道层123的电子轨迹的绕行。在某些实施例中，上沟道层123选自包括GaN、InN及其合金的组。在某些实施例中，上沟道层123的厚度在2nm到10nm的范围内。作为示例，上沟道层123的厚度为6nm。
IEL 124形成于上沟道层123上并位于其上方。IEL 124可以为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。IEL 124用作分隔层，用于约束上沟道层123中的电子并增强电子迁移率。IEL 124的带隙比下沟道层121、上沟道层123和势垒层125的带隙宽。在某些实施例中，IEL 124的厚度在0.5nm到2nm的范围内。作为示例，IEL 124的厚度为1nm。
势垒层125形成于IEL 124上并位于其上方。势垒层125可以为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。势垒层125是未掺杂的。势垒层125的带隙比下沟道层121和上沟道层123的带隙宽。在某些实施例中，势垒层125的厚度在10nm到20nm的范围内。作为示例，势垒层125的厚度为13.5nm。
如以上所说明的，ISL 122形成于下沟道层121上方，以在下沟道层121和ISL 122之间生成第一宽带隙异质结。利用宽带隙异质结构，具有高电子迁移率的第一2DEG沟道121A在下沟道层121中产生并形成于与ISL 122接合的下沟道121之间的第一界面附近。
类似地，IEL 124形成于上沟道层123上方，以在上沟道层123和IEL 124之间生成第二宽带隙异质结。利用宽带隙异质结构，具有高电子迁移率的第二2DEG沟道123A在上沟道层123中产生并形成于与IEL 124接合的上沟道123之间的第二界面附近。
在势垒层125上方，提供源电极111、栅电极112和漏电极113，用于形成晶体管器件。在某些实施例中，源、栅和漏电极111-113是欧姆接触或肖特基接触。图4示出HEMT器件100沿着栅极端子112的侧视图。
通过控制栅电极112，可以在导通或截止之间切换晶体管器件。为了实现常关操作，在栅电极112和势垒层125之间提供P型盖帽130。在不脱离本公开的范围和精神的情况下，可以采用在HEMT器件100中实现常关操作的其他方法，例如氟离子注入技术、具有或不具有栅极电介质的凹陷栅极结构等。在某些实施例中，P型盖帽130为二元III-N族化合物(AlN、GaN、InN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层，没有凹陷蚀刻到势垒层125中。因此，没有凹陷蚀刻的HEMT器件100具有存在原始上沟道层123的平面顶部p-GaN栅极，这与p-GaN技术兼容。
源电极111和漏电极113形成于势垒层125上并位于其上方。栅电极112形成于P型盖帽130上并位于其上方。在一个实施例中，源电极111连接到低电位端子；漏电极113连接到高电位(输入)端子。钝化层114形成于HEMT器件100的半导体堆叠上，特别地，设置在势垒层125上方，分隔源电极111、栅电极112和漏电极113。钝化层114可以是单层或叠层的介电层。作为示例，钝化层114可以形成为选自AlN/SiNx、AlN/SiO2、SiNx/SiO2等的介电叠层。
为了有效抑制热电子引起的动态RON退化，HEMT器件100有利地包括由下沟道层121和上沟道层123提供的双沟道结构。图5示出根据示例性实施例的HEMT器件100在VGs＝0V时的能带图。参考标记EC和EF分别表示导带底的能级和费米能级。ISL 122和IEL 124中的每一个都提供相对于在ISL 122与下沟道层121之间以及在IEL 124与上沟道层123之间产生的电子具有势垒的较高能带。势垒可以阻止或减少从下沟道层121到势垒层125的电子溢出在高电场区域中，大部分电子分布在第二2DEG沟道123A中，因此热电子主要产生于第二2DEG沟道123A。当器件被硬切换(VGs＞VTH)时，热电子被ISL 122提供的势垒散射降低能量，改变方向。因此，到达钝化层114和势垒层125之间脆弱的界面的热电子数量很少。因此，HEMT器件100没有热电子器件引起的动态RON退化。
本文还描述了用于制造本公开的p-GaN栅极双沟道HEMT器件100的方法。图6A-6G示出HEMT器件100的示例性制造工艺的多个阶段，该HEMT器件具有存在双沟道结构的III-N族半导体堆叠。图7提供总结示例性制造工艺的流程图。
参考图6A，第一步骤S701是制备基底102，其可以由硅、蓝宝石、金刚石、SiC、AlN、GaN等制成。基底102是HEMT器件100的背面。使用诸如RCA清洁之类的标准半导体制造技术来清洁、退火和制备基底102，以去除任何表面污染物并为后续层的生长提供合适的表面。
第二步骤S702是在基底102上方顺序地沉积成核层104、缓冲层106、下沟道层121、ISL 122、上沟道层123、IEL 124、势垒层125和P型层130A，以形成半导体堆叠。图6B示出在势垒层125上形成P型层130A(例如p-GaN层)。在某些实施例中，半导体堆叠中的每个层可以通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、氢化物气相外延(HVPE)或其他合适的沉积技术来沉积。可选地，P型层130A的掺杂浓度可以通过各种掺杂工艺进一步调节。
在某些实施例中，ISL 122、IEL 124和势垒层125为使用选自二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的材料制造的。特别地，对于使用AlN制造ISL 122、IEL 124和势垒层125的情况，AlN为通过MOCVD、MBE、HVPE、等离子体增强原子层沉积(PEALD)或热原子层沉积(TALD)形成的。
第三步骤S703如图6C所示。去除栅极以外的p-GaN层。去除P型层130A的某些区域以获得P型盖帽130(例如p-GaN盖帽)。特别地，P型盖帽130应当至少覆盖栅电极112的区域。通过等离子干法蚀刻、数字蚀刻或其组合去除栅电极112外部的区域。蚀刻不应扩展到势垒层125。
第四步骤S704如图6D所示。钝化层114沉积在势垒层125和P型盖帽130的顶部。钝化层114可以由诸如AlN/SiNx、AlN/SiO2、SiNx/SiO2等介电材料制成。钝化层114可以通过等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)形成。
在第五步骤S705中，如图6E所示，通过在P型盖帽130内的区域从钝化层114执行蚀刻来生成栅极窗口112A。栅极窗口112A是用于沉积栅电极112的位置。还通过从钝化层114执行蚀刻来生成源极窗口111A和漏极窗口113A。在某些实施例中，源极窗口111A和漏极窗口113A生成在势垒层125的相对侧上。
图6F示出制造工艺的第六步骤S706和第七步骤S707。在源极窗口111A、漏极窗口113A和栅极窗口112A沉积多个欧姆接触部，以在势垒层125上形成源电极111和漏电极113，并且在P型盖帽130上形成栅电极112。所得到的结构如图6G所示。最后的步骤S708是形成焊盘金属，用于建立与源电极111、栅电极112和漏电极113的连接。
图8是通过透射电子显微镜(TEM)捕获的示例性p-GaN栅极双沟道HEMT的截面图像。在所示实施例中，缓冲层106是GaN，包括图像中表示为“缓冲”的下沟道层121。ISL 122和IEL 124都是AlN。上沟道层123也是GaN。在IEL 124的顶部上，提供AlGaN的势垒层125。
图9A以线性尺度示出示例性p-GaN栅极双沟道HEMT的传输特性曲线。该图显示，在10V的固定漏源电压(VDS)下，该器件在1.8V的栅源电压(VGS)下表现出58mS/mm的峰值跨导(Gm)。类似地，在1V的较低VDS下，该图示出Gm峰值为52mS/mm，表明性能受到VDS的影响。此外，在高VGS值下观察到Gm中的第二个峰值，这源于空穴注入。
图9B以对数尺度示出传输特性曲线。该图显示，在漏电流密度为10μA/mm时，HEMT器件100在阈值电压(VTH)为0.6V的增强模式下工作。当漏源电压(VDS)增加到1V时，该图显示了饱和区，其中漏电流密度几乎保持在100mA/mm的数值，这表明HEMT器件100在变化的栅源电压下输送相对稳定电流的能力。传输特性曲线还显示了在线性区域的亚阈值斜率(SS)为68mV/dec。
图10A示出HEMT器件100的输出特性。该图显示了针对范围从0V到8V之间的多个VGS的VDS和漏电流(ID)之间的关系。随着VGS的增加，ID也从大约50mA/mm增加到230mA/mm，这表明HEMT器件100在处理高电流密度方面的能力。该图还显示，RON为6.8Ωmm。
图10B示出HEMT器件100的关断状态特性。该图提供了关于HEMT器件100在不传导电流时的行为的信息，显示了VDS和ID之间的关系。在340V的背栅电压(VBD)下，该图表明器件具有1uA/mm的非常低的关断状态电流，表明其即使在高电压下也能保持漏电极113和源电极111之间的高绝缘水平。
图11A示出新的未受应力的单沟道(SC)HEMT器件和新的未受应力的双沟道(DC)HEMT器件的归一化动态RON的比较。单沟道和双沟道的初始动态RON性能相似。当器件被硬切换(VGS＞VTH)并且具有高VDS(例如，HEMT器件100为50V)时，在2DEG沟道中产生热电子，导致热电子的弹性散射。受应力的单沟道HEMT器件和受应力的双沟道HEET器件的归一化动态RON在图11B中进行比较。受压后单沟道器件中存在显著的动态RON退化。这表明具有双沟道结构的HEMT器件100可以有效地抑制热电子引起的动态RON退化。
图12A示出半导通状态下单沟道HEMT中的电子轨迹和模拟电流分布的示意图。图12B示出半导通状态下双沟道HEMT中的电子轨迹和模拟电流分布的示意图。从电子轨迹来看，电子从上沟道层123绕行到下沟道层121，然后返回到上沟道层123。由于电子轨迹受到位于上沟道层123上方的栅电极112的存在的影响。在上沟道层123的源极端，由栅电极112产生的电场排斥电子离开上沟道层123，并流向上沟道层123的漏极端。同时，在上沟道层123的漏极端，由栅电极112产生的电场改变方向，并将电子吸引向上沟道层123。双沟道结构允许电子轨迹在上沟道层123的漏极端从上沟道层123绕行到下沟道层121。因此，减少了热电子注入，提高了HEMT器件100的整体性能和可靠性。
图13A中示出热电子应力下的上沟道层123和下沟道层121的电流分布，以例示根据本公开的HEMT器件100的优点。相应的电场分布也在图13B中示出。大多数热电子是在下沟道层121中产生的。ISL 122的AlN和GaN(下沟道层121)异质结的额外散射可以有效地使产生的热电子失能，并使它们重定向离开关键界面。
根据本公开示出常关型p-GaN栅极双沟道HEMT。应该理解的是，上述公开的变体和其他特征和功能，或其替代方案，可以结合到其他半导体器件中。因此，本实施例在所有方面都被认为是例示性的而非限制性的。本公开的范围由所附的权利要求而不是由先前的描述来指示，因此，在权利要求的含义和等效范围内的所有变化都将包含在其中。
参考文献列表
以下是说明书中偶尔引用的参考文献的列表。这些参考文献的每一个所公开的内容通过引用的方式全部并入本文。
[1]C.Hu，“Lucky-electron model of channel hot electron emission(沟道热电子发射的幸运电子模型)，”1979Intemational Electron Devices Meeting，1979，pp.22-25，doi：10.1109/IEDM.1979.189529。
[2]A.Sozza，C.Dua，E.Morvan，M.A.diForte-Poisson，S.Delage，F.Rampazzo，A.Tazzoli，F.Danesin，G.Meneghesso，E.Zanoni，A.Curutchet，N.Malbert，N.Labat，B.Grimbert，and J.-C.De Jaeger，“Evidence of traps creation in GaN/AlGaN/GaNHEMTs after a 3000hour on-state and off-state hot-electron stress(在3000小时的开态和关态热电子应力后GaN/AlGaN/GaN HEMT中陷阱产生的证据)，”IEEEInternationalElectron Devices Meeting，2005.IEDM Technical Digest.，2005，p.4pp.-593，doi：10.1109/IEDM.2005.1609416。
[3]M.Ruzzarin，M.Meneghini，I.Rossetto，M.Van Hove，S.Stoffels，T.-L.Wu，S.Decoutere，G.Meneghesso，and E.Zanoni，“Evidence of Hot-Electron Degradationin GaN-Based MIS-HEMTs Submitted to High Temperature Constant Source CurrentStress(经受高温恒定源电流应力的GaN基MIS-HEMT中热电子退化的证据)，”IEEEElectron Device Letters，vol.37，no.11，pp.1415-1417，Nov.2016，doi：1 0.1109/LED.201 6.2609098。
[4]S.Yang，Z.Zheng，L.Zhang，W.Song，and K.J.Chen，“GaN MIS-HEMTs withSurface Reinforcementfor Suppressed Hot-Electron-Induced Degradation(具有用于抑制热电子诱导退化的表面增强的GaN MIS-HEMT)，”IEEE Electron Device Letters，pp.1-1，2021，doi：10.1109/LED.20213057933。
Claims (19)
1.一种高电子迁移率晶体管HEMT器件，其能够抑制热电子引起的动态导通电阻(RON)退化，所述HEMT器件包括：
基底；以及
形成于所述基底上的半导体堆叠，所述半导体堆叠包括：
下沟道层；
位于所述下沟道层上方的插入层ISL，用于将电子约束在所述下沟道层中；
上沟道层；
位于所述上沟道层上方的界面增强层IEL，用于将所述电子约束在所述上沟道层中；以及
位于所述IEL上方的势垒层，
其中：
所述ISL形成于所述下沟道层上方，以在所述下沟道层和所述ISL之间生成第一宽带隙异质结；
所述IEL形成于所述上沟道层上方，以在所述上沟道层和所述IEL之间生成第二宽带隙异质结；
所述ISL和所述IEL中的每一个都提供相对于在所述ISL和所述下沟道层之间以及在所述IEL和所述上沟道层之间产生的电子具有势垒的较高能带；以及
所述势垒阻止或减少从所述下沟道层到所述势垒层的热电子流。
2.根据权利要求1所述的HEMT器件，其中所述下沟道层选自包括GaN、InN及其合金的组；以及，所述ISL为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
3.根据权利要求1所述的HEMT器件，其中所述上沟道层选自包括GaN、InN及其合金的组；以及，所述IEL为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
4.根据权利要求1所述的HEMT器件，其中所述势垒层为二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
5.根据权利要求1所述的HEMT器件，其中所述半导体堆叠还包括在所述势垒层上方的P型盖帽，用于实现常关操作，其中所述P型盖帽是二元III-N族化合物(AlN、GaN、InN)、三元III-N族化合物(AlGaN、AlAlN、InGaN)或四元III-N族化合物(InAlGaN)的层。
6.根据权利要求5所述的HEMT器件，其中所述P型盖帽是P型氮化镓(p-GaN)盖帽；以及，在没有凹陷蚀刻到所述势垒层中的情况下提供所述P型盖帽，以使所述HEMT器件具有存在原始上沟道层的平面顶部p-GaN栅极。
7.根据权利要求5所述的HEMT器件，其中：
在所述势垒层上方沉积多个欧姆接触部，以形成至少源电极和漏电极；以及
在所述P型盖帽上沉积栅电极。
8.根据权利要求7所述的HEMT器件，其中在所述势垒层上方设置钝化层，分隔所述源电极、所述栅电极和所述漏电极，其中所述钝化层为选自AlN/SiNx、AlN/SiO2和SiNx/SiO2的单层或叠层。
9.根据权利要求7所述的HEMT器件，其中所述上沟道层通过提供用于所述电子从所述源电极流到所述漏电极的路径来形成用于所述HEMT器件的导电沟道，所述路径具有从所述上沟道层到所述下沟道层然后返回到所述上沟道层的电子轨迹的绕行。
10.根据权利要求1所述的HEMT器件，其中所述半导体堆叠还包括成核层和缓冲层，其中所述成核层减少所述基底和所述缓冲层之间的晶格失配；并且所述缓冲层隔离所述成核层与所述下沟道层。
11.根据权利要求10所述的HEMT器件，其中所述成核层为选自包括AlN、GaN、InN及其合金的组的III-N族成核层。
12.根据权利要求10所述的HEMT器件，其中所述缓冲层为选自包括AlN、GaN、InN及其合金的组的III-N族半导体层。
13.一种用于制造具有用于抑制热电子引起的动态导通电阻(RON)退化的双沟道结构的P型氮化镓(p-GaN)栅极双沟道高电子迁移率晶体管HEMT器件的方法，所述方法包括：
制备硅、蓝宝石、金刚石、碳化硅(SiC)、氮化铝(AlN)或氮化镓(GaN)的基底；
通过在所述基底上方顺序地沉积成核层、缓冲层、下沟道层、插入层ISL、上沟道层、界面增强层IEL和势垒层，形成包括所述成核层、所述缓冲层、所述下沟道层、所述ISL、所述上沟道层、所述IEL和所述势垒层的半导体堆叠；
通过金属有机化学气相沉积MOCVD、分子束外延MBE或氢化物气相外延HVPE在所述势垒层上形成P型层；
通过等离子干法蚀刻、数字蚀刻或其组合去除所述P型层的区域，以获得P型盖帽；
在所述势垒层和所述P型盖帽的顶部沉积钝化层；
在所述P型盖帽内的区域从所述钝化层进行蚀刻，以生成栅极窗口，并且在所述势垒层的两个相对的侧进行蚀刻，以形成源极窗口和漏极窗口；以及
在所述源极窗口、所述漏极窗口和所述栅极窗口沉积多个欧姆接触部，以在所述势垒层上形成源电极和漏电极，并且在所述P型盖帽上形成栅电极。
14.根据权利要求13所述的方法，其中所述ISL、所述IEL和所述势垒层为使用选自二元III-N族化合物(AlN)、三元III-N族化合物(AlGaN、InAlN、InGaN)或四元III-N族化合物(InAlGaN)的材料制造的。
15.根据权利要求13所述的方法，其中所述ISL、所述IEL和所述势垒层为使用AlN制造的，其中所述AlN为通过MOCVD、MBE、HVPE、等离子体增强原子层沉积(PEALD)或热原子层沉积(TALD)形成的。
16.根据权利要求13所述的方法，其中所述钝化层为选自AlN/SiNx、AlN/SiO2和SiNx/SiO2的单层或叠层。
17.根据权利要求16所述的方法，其中所述钝化层为通过执行等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)形成的。
18.根据权利要求13所述的方法，其中形成所述半导体堆叠的步骤还包括通过MOCVD、MBE或HVPE进行沉积。
19.根据权利要求13所述的方法，还包括形成焊盘金属的步骤，所述焊盘金属用于建立与所述源电极、所述栅电极和所述漏电极的连接。
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