CN109952655B - 半导体器件和设计半导体器件的方法 - Google Patents

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Abstract

一种半导体器件包括：半导体结构，该半导体结构包括形成具有载流子电荷的载流子沟道的第一掺杂层(16)；第二掺杂层(13)，该第二掺杂层具有与第一掺杂层的导电类型相同的导电类型；势垒层，该势垒层隔着第二掺杂层接近所述半导体结构设置，其中，所述势垒层包括掺杂层(11)，该掺杂层具有与第二掺杂层的导电类型相反的导电类型；以及一组电极，该组电极提供和控制载流子沟道中的载流子电荷。

Description

半导体器件和设计半导体器件的方法
技术领域
本发明总体上涉及半导体器件，并且更具体地，涉及具有高线性度-跨导的半导体器件。
背景技术
氮化物半导体器件因其基本物理特性(诸如大带隙、大击穿场、高电子迁移率等)的突出组合而被用于高功率和高频率应用。为了达到K波段及以上频段的增益和效率要求，自然的方法是通过减少栅极长度来实现低栅极电容。然而，当栅极长度缩小到0.2μm以下时，GaN高电子迁移率晶体管(HEMT)像所有场效应晶体管(FET)那样易受短沟道效应的影响。短沟道效应采取漏极相关的夹断电压(pinch-off voltage)、包括跨导线性度的输出电流的饱和损失、大的截止状态漏极漏电流以及低击穿电压的形式。
由于调制信号的可变包络中的大动态范围，跨导的线性度是RF功率放大器的重要因素。理想的线性FET器件将在大范围的输入栅极-源极电压上具有恒定的漏极跨导。实现平坦的跨导的问题与下列各项有关：(1)2DEG与栅极之间的小的绝对距离、(2)因电子速度的准饱和而造成的高漏极电流电平下的接入电阻增加以及(3)垂直于沟道的大横向电场(E场)和在高电流电平下的势垒/沟道界面。
因此，需要一种提供具有线性跨导的高电子迁移率沟道的GaN材料晶体管结构，其对于RF应用来说抑制了短沟道效应。
发明内容
一些实施方式基于这样的认识，即，一种改善晶体管的跨导的线性度的方法涉及利用多沟道异质结构来修改接入电阻或者利用复合沟道设计在主沟道附近形成次沟道。另一种可能的方法是通过在AlGaN/GaN HEMT的沟道层下方引入n掺杂层来创建次沟道，其中n-GaN层被引入缓冲层中。
根据本发明的半导体器件的一些实施方式，一种半导体器件包括：半导体结构，该半导体结构包括第一掺杂层，该第一掺杂层形成具有载流子电荷的载流子沟道；第二掺杂层，其具有与所述第一掺杂层的导电类型相同的导电类型；势垒层，其隔着所述第二掺杂层接近所述半导体结构地设置，其中，所述势垒层包括部分掺杂层，该部分掺杂层具有与所述第二掺杂层的导电类型相反的导电类型；以及一组电极，该组电极提供和控制所述载流子沟道中的载流子电荷。
本发明的另一实施方式公开了一种半导体器件，该半导体器件包括：半导体结构，该半导体结构包括沟道层、提供载流子电荷的第一势垒层，其中，所述沟道层是未掺杂层，并且所述第一势垒层由未掺杂势垒、第一n型掺杂势垒以及另一未掺杂势垒构成；与所述沟道相邻的第二n型掺杂层；第二势垒层，该第二势垒层隔着所述第二n型掺杂层接近所述半导体结构地设置，其中，所述第二势垒层包括至少部分p型掺杂层；以及一组电极，该组电极控制所述载流子沟道中的载流子电荷。
本发明的又一实施方式公开了一种设计半导体器件的方法。该方法包括以下步骤：选择III-V族半导体异质结构，该半导体异质结构包括沟道层和提供载流子电荷的第一势垒层，其中，所述沟道层是未掺杂层，并且所述第一势垒层由未掺杂势垒、第一n型掺杂势垒以及另一未掺杂势垒构成，其中，所述第一势垒层的材料的带隙被选择为大于所述沟道层的材料的带隙；与所述沟道层相邻地设置第二n型掺杂层；选择III-V族半导体的第二势垒层，该第二势垒层经由所述第二n型掺杂层接近所述沟道层，其中，所述第二势垒层包括部分p型掺杂层；并且设置一组电极，该组电极控制所述载流子沟道中的所述载流子电荷。
参照附图，根据实施方式的下列详细描述，本发明的前述和其它目的、特征以及效果将变得更清楚。
附图说明
图1A示出了具有包括沟道和势垒层的半导体结构的半导体器件的设计过程。
图1B示出了根据本发明一些实施方式的半导体器件的横截面图。
图1C示出了根据本发明一些实施方式的半导体器件的横截面图。
图2示出了常规HEMT结构和所提出的HEMT结构的导带图的比较。
图3示出了常规HEMT结构和所提出的、具有18nm势垒或25nm势垒并且Lg_2＝200nm的HEMT结构的转移特性的比较。
图4A示出了具有Lg_2＝200nm的常规HEMT结构的I-V特性。
图4B示出了具有Lg_2＝200nm的所提出的HEMT结构的I-V特性。
图5示出了常规HEMT结构和所提出的具有18nm势垒层或25nm势垒层的HEMT结构的电流增益截止频率的比较；Lg_2＝200nm、Vds＝3V，并且ac仿真在f＝1MHz下进行。
图6示出了在常规结构和所提出的、具有18nm势垒或25nm势垒的结构中根据栅极长度的电流增益截止频率的比较，Vds＝3V，并且ac仿真在f＝1MHz下进行。
图7示出了在常规结构和所提出的、具有18nm势垒或25nm势垒的结构中根据栅极长度的漏极所致势垒降低的比较，当Ids达到0.1mA/mm时定义Vth。
图8示出了插入有delta(德尔塔)掺杂层的HEMT的跨导分布。
具体实施方式
下面，参照附图，对本发明的各种实施方式进行描述。应注意，附图未按比例绘制，相似结构或功能的部件贯穿所有附图由相同标号表示。还应注意，附图仅旨在便于描述本发明的具体实施方式。它们不旨在作为对本发明的详尽描述或作为对本发明范围的限制。另外，结合本发明特定实施方式描述的方面不必限于该实施方式，而是可以在本发明的任何其它实施方式中具体实践。
一些实施方式基于这样的认识，即，半导体器件由i-n-i势垒、插入缓冲层中的delta掺杂n-GaN层以及背势垒构成，其可以提供(a)跨导的高器件线性度，并且抑制(b)短沟道效应。
短沟道效应源于沟道中电子的不良约束，导致电流在GaN层的体区内流动。可以使用背势垒结构来改善载流子约束，这可以防止电子穿通并抑制短沟道效应。用于电子约束增强的背势垒结构可以是p型GaN或者具有比GaN的带隙大的带隙的一些材料。
通过在缓冲层中插入n掺杂层来创建次沟道，可以实现改善晶体管的跨导线性度。然而，由于AlGaN/GaN HEMT中的大极化场以及n-GaN插入层中的均匀掺杂浓度的限制，形成次级沟道以实现良好的器件线性度将非常困难。Delta掺杂(δ掺杂)可以是显著提高掺杂浓度的技术，因为最大均匀掺杂浓度受可用Si源的限制。GaN层中的Si delta掺杂可以提供高达1×1012cm-2至2×1013cm-2的片材浓度，而在GaN中的Si均匀掺杂只能实现高达几个1019cm-3的浓度，这相当于片材浓度<1012cm-2的范围。另外，GaN中的高浓度均匀掺杂会引入显著量的应变，这会导致层的破裂，而Si delta掺杂是一种降低拉应力并且获得高掺杂浓度的方法。此外，Siδ掺杂在增强电子迁移率、降低缺陷浓度并且降低螺纹边缘位错浓度方面还有其它益处。
在一些实施方式中，半导体器件形成在衬底上并且包括背势垒层、无意掺杂缓冲层、插入n型δ掺杂层、无意掺杂沟道层、i-n-i势垒层以及势垒层上的源电极、漏电极和T形栅电极，以及整个器件顶部上的钝化层。半导体器件可以是AlGaN/GaN高电子迁移率晶体管(HEMT)，这有利于实现超平坦跨导，抑制短沟道效应并且获得大的导通状态电流。
更具体地，半导体器件可以包括处于衬底上的背势垒层，随后是无意掺杂缓冲层，然后是插入n型δ掺杂层、无意掺杂沟道层、i-n-i势垒层，再接着是势垒层上的源电极、漏电极和T形栅电极，以及整个器件顶部上的钝化层。通过势垒层与沟道层之间的极化形成主沟道(或主电子沟道)，并且通过设置n型δ重掺杂层来形成次沟道。主沟道可以被称为第一沟道，而次沟道可以被称为第二沟道。势垒层是薄的无意掺杂层、n掺杂层和随后的另一薄的无意掺杂层的叠层。下面，将描述根据本发明一些实施方式的所提出的HEMT结构。
本发明的一些实施方式基于这样的认识，即，通过选择包括沟道和势垒层的半导体异质结构来设计用于功率放大器的半导体器件。例如，一种设计半导体器件的方法包括：选择III-V族半导体异质结构，该半导体异质结构包括用于提供载流子电荷的沟道层和第一势垒层，其中，沟道层是未掺杂层，并且第一势垒层由未掺杂势垒、第一n型掺杂势垒以及另一未掺杂势垒构成，其中，第一势垒层的材料的带隙被选择为大于沟道层的材料的带隙。而且，设置与沟道层相邻的第二n型掺杂层，并且设置III-V族半导体的第二势垒层，该第二势垒层隔着所述第二n型掺杂层接近沟道层，其中，第二势垒层包括部分p型掺杂层，然后，通过为半导体异质结构设置一组电极来控制载流子沟道中的载流子电荷，获得半导体器件的结构。
图1A示出了设计具有包括沟道和势垒层的半导体结构的半导体器件的方法。
确定(选择)包括沟道层和势垒层的半导体结构以制造半导体器件。该半导体器件可以应用于RF功率放大器。在步骤100中选择了诸如包括沟道层和势垒层的晶体管结构的半导体结构之后，在步骤110中选择沟道层的材料和势垒层的材料。随后，在步骤120步骤130中确定半导体结构中的掺杂层的诸如层厚度、位置的几何参数。在这种情况下，几何参数可以包括栅电极、源电极以及漏电极的尺寸。而且，确定半导体结构中的掺杂层和部分掺杂势垒层的掺杂浓度、第一掺杂层和第二掺杂层以及部分掺杂势垒层的杂质、化合物半导体材料中的成分的量。例如，n型掺杂层可以是硅(Si)掺杂层，而p型掺杂层可以是镁(Mg)或碳(C)掺杂层。
基于上述确定，仿真了半导体器件的能带结构(带结构)。例如，可以从沟道层到部分掺杂势垒层来计算(仿真)能带结构。基于上述半导体结构仿真器件性能。在步骤140中仿真了器件性能之后，半导体器件的跨导线性度基于作为预定恒定漏极电压下的栅电极与源电极之间的电压的函数的跨导分布来表征。根据器件性能的评估结果，可以重复执行步骤120和130。
图1B和图1C示出了根据本发明一些实施方式的半导体器件的横截面图。所述图例示了作为半导体器件的示例的高电子迁移率晶体管(HEMT)的结构。
图1B是根据本发明一些实施方式的半导体器件的横截面图。半导体器件包括衬底层10。衬底层10可以是Si、SiC、蓝宝石以及金刚石。而且，衬底层10可以是单个衬底层或包括如衬底层与掺杂层11之间的过渡层的多个层。掺杂层11是背势垒层，其完全或部分地掺杂有导电类型与载流子沟道14的导电类型相反的杂质。
根据本发明的一些实施方式，可以采用各种方法来形成衬底区10(衬底10)，包括但不限于化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、DC等离子体CVD。背势垒层11设置在衬底区10上，具有2μm的示例性厚度。层11的材料可以是p-GaN、AlGaN、InGaN以及p金刚石。对于作为p-GaN的掺杂层11，可以掺杂有Mg或C掺杂剂，并且示例性掺杂浓度处于从1×1016cm-3到1×1019cm-3的范围内；对于作为AlGaN或InGaN的层11，其本征可以是Al含量/In含量处于从0.04到0.1的范围内；对于作为p金刚石的层11，其可以掺杂有诸如B的p型掺杂剂，并且示例性掺杂浓度处于从1×1016cm-3到1×1021cm-3的范围内。层11中的掺杂剂可以在外延生长期间添加，或者可以在形成层11之后通过离子注入添加。
无意掺杂(UID)半导体缓冲层12(区域12)设置在背势垒层11上，具有100nm至200nm的示例性厚度。UID半导体缓冲层12的材料可以是III族氮化物或III族砷化物材料。n型掺杂半导体层13设置在UID缓冲层12上。n型掺杂半导体层13可以称为第二掺杂层13。n型掺杂半导体层13可以是薄的n掺杂层或n型delta掺杂层。在一个实施方式中，掺杂层13的材料可以是Si delta掺杂GaN层，其表面掺杂(sheet doping)浓度处于从1×1012cm-2到1×1013cm-2的范围内，并且delta掺杂GaN层的厚度在处于从单层(monolayer)到若干多层(
Figure GDA0002060114540000061
到
Figure GDA0002060114540000062
)的范围内。根据一些实施方式，可以采用各种方法来形成具有高n掺杂浓度的Si delta掺杂GaN层13，包括但不限于，化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)以及金属有机气相外延(MOVPE)。
在本发明的一些实施方式中，第一掺杂层的厚度大于第二掺杂层的厚度。
无意掺杂(UID)沟道层14设置在n型掺杂半导体层13上。沟道层14的厚度可以处于从10nm到40nm的范围内。在一些实施方式中，沟道层14的材料可以是III-V族材料。
无意掺杂化合物半导体势垒层15设置在沟道层14上。势垒层15的厚度可以是几纳米(2nm至4nm)。与沟道层14的材料相比，势垒层15的材料具有不同的晶格常数和带隙能量。在一些实施方式中，由于极化，在势垒层15和沟道层14的异质结构处形成2DEG沟道。在一些情况下，势垒层15和沟道层14的材料可以是AlGaN和GaN、InAlN和GaN、AlN和GaN，或者InAlGaN和GaN。N掺杂化合物半导体势垒层16设置在无意掺杂层15上，并且掺杂浓度的范围从1×1018cm-3到3×1018cm-3变动，并且厚度的范围从13nm到20nm变动。n掺杂化合物半导体势垒层16可以称为第一掺杂层16。
另一无意掺杂半导体势垒层17设置在n型半导体势垒层16上，具有几纳米(2nm至4nm)的示例性厚度。半导体层15、16及17的材料优选是相同的，并且可以是化合物III-V族半导体材料，诸如AlGaN、InAlN及InAlGaN。而且，半导体层15、16及17可以称为i-n-i势垒层或称为势垒层。势垒层的总厚度范围可以从18nm到25nm变动，其中，n型半导体势垒层16的厚度在13nm与20nm之间变化。
在本发明的一些实施方式中，无意掺杂半导体势垒层15和17可以称为第一势垒层，而背势垒11可以称为第二势垒。在这种情况下，第一势垒层和第二势垒层的材料可以按这样的方式来选择，即，势垒层与沟道层之间的晶格失配处于沟道层的晶格常数的大约±1％的范围内。该选择可有效地减少半导体器件结构中的晶体应变和缺陷。
根据一些实施方式，可以采用各种方法将化合物半导体层14形成至UID势垒层17，包括但不限于，化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)以及金属有机气相外延(MOVPE)。
在本发明的一些实施方式中，可以选择衬底10以支承层11到层17，并且使得衬底10的导热率大于沟道层14的材料和势垒层11中的至少一种材料的导热率。而且，第一势垒层和第二势垒层这两者的材料可以按这样的方式来选择，即，第一势垒层和第二势垒层的晶格常数与沟道层的晶格常数之间的晶格失配处于沟道层的晶格常数的大约±1％的范围内，这减少了半导体器件中的晶体缺陷。
一组电极包括源电极S 1、T形栅电极G 1以及漏电极D 1。T形栅电极的左侧部分Lg1可以固定为0.05μm。在一些实施方式中，T形栅电极的中央部分Lg2和T形栅电极的右侧部分Lg3分别可以处于0.05μm到0.5μm和0.1μm到0.3μm的范围内。在一个实施方式中，势垒层17与栅极电极下侧之间的距离H1、源电极/漏电极的高度H2以及T形栅电极的高度H3分别为0.1μm、0.2μm以及0.3μm。在一些实施方式中，形成源电极S 1/漏电极D 1的材料可以是用于欧姆接触的Ti/Al/Ni/Au金属叠层，并且肖特基T形栅电极G 1可以由Ni/Au金属叠层或Pt金属形成。
在一些其它实施方式中，可以形成电介质层18(电介质区18)作为钝化层。电介质层18可以包括单个或多个绝缘层，并且材料包括但不限于Al2O3、SiO2,、AlN、SiNx、HfO2、纳米晶金刚石。
根据本发明的一些实施方式，图1B和图1C示出了被称为所提出的半导体器件的示例器件结构，其层具有如下尺寸和成分：
衬底层10：SiC
背势垒层11：1.8μm p-GaN，掺杂浓度为1×1017cm-3
无意掺杂(UID)缓冲层12：0.2μm UID-GaN层
n型delta掺杂半导体层13：1nm n-GaN，掺杂浓度为6×1019cm-3
无意掺杂(UID)沟道层14：25nm UID-GaN层
无意掺杂势垒层15：3nm UID-Al0.3Ga0.7N层
n掺杂势垒层16：13nm或20nm的n-Al0.3Ga0.7N层，掺杂浓度为2×1018cm-3
无意掺杂势垒层17：2nm UID-Al0.3Ga0.7N层
电介质层18：0.5μm Si3N4
层17与栅极电极下侧之间的距离H1：0.1μm
源电极S 1/漏电极D 1的高度H2：0.2μm
栅电极G 1高度H3：0.3μm
T形栅电极的左侧部分的厚度Lg1：0.05μm
T形栅电极的中央部分的厚度Lg2：0.2μm
T形栅电极的右侧部分的厚度Lg3：0.1μm
图2示出了图1B的所提出的器件内的交叉线AA'的仿真导带图。为了比较，还仿真了被称为常规HEMT的参考结构，其中不包括delta掺杂层13，并且层11和层16是未掺杂层。如图所示，在由层14和层15所形成的异质结构之间的界面处，导带Ec在平衡时降至费米能级EF以下，如图中的第一导带边缘所示，其提供了主沟道。由于在异质结构处形成2DEG表层电荷区的压电极化和自发极化，在异质结构处诱导电子。此外，在所提出的HEMT中，还从n掺杂层16向主沟道提供电子。在常规HEMT中，由于没有引入delta掺杂层13和掺杂背势垒层11，因此导带从沟道层14到UID缓冲层12相对平坦。结果，在偏压条件下，2DEG沟道中的电子很容易溢出至缓冲层12，从而导致电流在GaN缓冲层内流动。当栅极长度较小(小于0.2μm)时，情况会更严重，其中短沟道效应将在晶体管操作中占主导地位。通过引入n型delta重掺杂GaN层13，可以在所提出的HEMT中创建次沟道，这将极大地改善接入电阻，因此增强跨导线性度。第二导带边缘处的次沟道提供额外的电子作为载流子电荷。在晶体管操作期间的偏压条件下，在施加至栅电极和源电极的宽范围偏压下，次沟道中的额外电子被平滑地转移至主沟道。该载流子转移机制极大地改善了跨导的线性度。在未引入n型delta掺杂层13的常规HEMT的情况下，在宽偏压范围内，主沟道中的电子变得不足，这导致跨导的线性度差，如图3中所示。
在一些实施方式中，第一导带边缘相对于费米能级的距离在平衡条件(无偏压条件)下被选择为大于第二导带边缘相对于费米能级的距离。
形成n掺杂层16以消除delta掺杂层13对2DEG的影响，以在主沟道中提供高载流子浓度。而且背势垒层11是p型GaN，它拉起缓冲层12的导带，从而在主沟道和次沟道两者产生更好的电子约束。可以在一定程度上抑制载流子溢出和短沟道效应。
图3示出了具有18nm厚或25nm厚的i-n-i势垒层(层15、层16以及层17)的所提出HEMT以及常规HEMT在Vds＝3V下的仿真转移特性。常规HEMT的阈值电压和具有18nm和25nm的势垒层的所提出的HEMT的阈值电压(Vth)分别为-5.8V、-7.9V以及-10.8V。所提出的HEMT的阈值电压从正侧移位至负侧。阈值电压的移位是由于次沟道的形成和更多电子驻留在栅电极下所造成的。图3表明，针对具有18nm或25nm的势垒层的所提出的HEMT，在-7V至-1.5V和-10V至-4.6V的宽栅极偏压(Vgs)范围内实现了几乎平坦的跨导(gm)。
所提出的具有25nm势垒层和18nm势垒层的HEMT提供这样的跨导(gm)，即，超平坦区域在宽范围的栅-源电压(Vgs)情况下保持接近gm的相应大值。跨导的平坦区域反映了晶体管的放大的线性度。因此，所提出的HEMT的跨导特性对于实现大信号功率放大器的线性操作来说是期望的特征。
为了比较，图3中还示出了常规HEMT的跨导，其不包括δ掺杂层、掺杂背势垒层及掺杂势垒。其表明与所提出的表现出优越的跨导线性的度HEMT形成对比，常规HEMT的跨导不具有平坦区域。
图3还表明，所提出的HEMT在抑制短沟道效应以及获得大导通状态电流方面具有其它优点。
图4A和图4B分别示出了常规HEMT和所提出的具有18nm势垒层(层15、层16以及层17)的HEMT的Id-Vd特性。T形栅极的中央部分Lg2固定在0.2μm，并且两种情况都使得能够启用热模型。在具有小栅极长度的常规HEMT上观察到典型的行为：因短栅极不能完全耗尽沟道中的电荷而造成输出特性的饱和损失。由于通过添加背势垒层11而增强的载流子约束，在所提出的HEMT上消除了这种行为。另外，对于常规HEMT和所提出HEMT，Vgs＝0V时的最大输出电流分别为1.97A/mm和1.52A/mm。在所提出的HEMT上呈现的较高输出电流是由于通过delta掺杂层13形成的次沟道的效应以及通过优化沟道层14的厚度而实现的两个沟道之间的平滑载流子传送。
图5示出了常规HEMT和所提出的具有18nm和25nm的势垒层(层15、层16以及17)的HEMT的、作为Vgs的函数的电流增益截止频率以进行比较。在这种情况下，指示了所提出的具有18nm和25nm的势垒层的两个HEMT结构，其栅极长度Lg_2＝200nm。
按ac流模式，在Vds＝3V下仿真器件转移特性，并且提取跨导gm以及栅极电容Cgd和Cgs作为Vgs的函数。固有截止频率fT计算为：
Figure GDA0002060114540000101
如图5所示，在从-7V到-2.5V和-10V到-5V的栅极偏压Vgs上，对于所提出的具有18nm和25nm的势垒层的HEMT来说，获得gm的平稳状态区(平坦区域)。与此相反，常规HEMT不具有gm的平稳状态区并且在Vgs＝-3.7V处显示峰值并随Vgs显著下降。所提出的HEMT上的非常平坦的fT(gm的平稳状态区)行为是由于实现了平坦的gm，并且在Vgs变化时仍保持接近相应峰值。fT的这些特性是实现大信号功率放大器的线性操作的期望特征。
图6示出了作为中央栅极长度Lg2的函数的最大固有截止频率fT.max。针对每个Vgs计算固有截止频率fT，并提取峰值fT。如图所示，fT.max随着中央栅极长度Lg2的减小而增加。这种增加是由于较小的栅极电容。此外，在所提出的具有18nm势垒的HEMT中观察到fT.max降低20％，因为在所提出的HEMT中改善器件线性度与增强fT.max之间存在折衷。图6还表明通过将Lg2缩小到0.1μm以下将实现fT.max的进一步增加，然而短沟道效应将变得更严重。需要进一步改善载流子约束并优化Lg2与势垒厚度(区域15、区域16以及区域17)之间的比率以抑制短沟道效应。
图7示出了在常规HEMT和所提出的具有或没有背势垒层的HEMT中，作为中央栅极长度Lg2的函数的漏极所致势垒降低(DIBL:drain induced barrier lowering)的值(定义为在仿真中使用的1和10V的Vth/Vds和Vds)。漏极所致势垒降低(DIBL)是FET中的短沟道效应，最初是指在较高漏极电压下晶体管的阈值电压降低，其为了器件操作需要保持尽可能的低。在没有背势垒层11的所提出的HEMT结构中，由于因delta掺杂层13所造成的缓冲层12中的导带降低，DIBL比常规HEMT更严重。当引入了delta掺杂层13时，背势垒层11对于解决改善线性度与抑制短沟道效应之间的折衷是必不可少的。由于在所提出的HEMT中引入了背势垒层11，所提出的具有短栅极的HEMT不仅显示出DIBL的小得多的值，而且还显示出亚阈值斜率的显著改善(如图3所示)。
选择无意掺杂缓冲层12的厚度与背势垒层11的掺杂浓度的组合以实现更好的载流子约束以及更高的操作线性度。
图8示出了具有和没有delta掺杂层13的HEMT的跨导分布。因比较目的而没有添加背势垒层11。
如果无意掺杂(UID)层12太薄，和/或背势垒层11的掺杂浓度太高，那么在没有形成次沟道的情况下，delta掺杂层13的位置中的导带将被拉高，从而导致器件操作的线性度较差。另一方面，如果UID层12太厚，和/或背势垒层11的掺杂浓度太低，那么由于沟道载流子约束失败，短沟道效应将极大地影响HEMT的器件性能。在一些实施方式中，无意掺杂层12的厚度可以从100nm至200nm中选择，并且p-GaN背势垒层11中的掺杂浓度可以从5×1016cm-3到5×1017cm-3中选择。
UID沟道层14的厚度应当可以设计如下。随着UID沟道层14的厚度增加，可以实现跨导(gm)的更宽区域。然而，当沟道层14的厚度增加超过阈值厚度时，跨导gm分布倾向于显示双峰行为而不是平坦区域。在一些情况下，沟道层14可以处于从20nm到30nm的范围中。这是由于在主沟道与次沟道之间形成了相对较宽的势垒，从而导致避免这两个沟道之间的传送的双沟道器件。UID沟道层14的优选厚度可以形成在20nm至30nm之间。
还应仔细设计delta掺杂层13的掺杂浓度以改善器件线性度。过高或过低的delta掺杂浓度将导致双峰行为而不是平坦区域。Delta掺杂层13的表面掺杂浓度的优选范围可以从4×1012cm-2到6×1012cm-2。总的来说，线性度性能和载流子约束是由无意掺杂层12、UID沟道层14的厚度以及背势垒层11和delta掺杂层13的掺杂浓度的组合来确定的。
本发明的上述实施方式可以按许多方式中的任一种来实现。例如，这些实施方式可以利用硬件、软件或其组合来实现。当按软件来实现时，软件代码可以在任何合适处理器或处理器集合上执行，而不管设置在单一计算机中还是分布在多个计算机当中。这种处理器可以被实现为集成电路，在集成电路组件中具有一个或更多个处理器。然而，处理器可以利用采用任何合适格式的电路来实现。
而且，本发明的实施方式可以被具体实施为已经提供了示例的方法。作为该方法的一部分执行的动作可以按任何合适方式来安排。因此，即使在例示性实施方式中被示出为顺序动作，也可以构造按与所例示相比不同的次序来执行动作的实施方式，其可以包括同时执行一些动作。
在权利要求书中使用诸如“第一”、“第二”的普通术语来修改权利要求部件不独立地暗示一个权利要求部件的任何优先级、优先权，或次序超过执行方法的动作的另一或临时次序，而是仅仅被用作用于区分具有特定名称的一个权利要求部件与具有相同名称(但供普通术语使用)的另一部件的标记，以区分这些权利要求部件。

Claims (19)

1.一种半导体器件，该半导体器件包括：
半导体结构，该半导体结构包括形成具有载流子电荷的主载流子沟道的第一掺杂层；
第二掺杂层，该第二掺杂层形成具有与所述第一掺杂层的导电类型相同的导电类型，且具有载流子电荷的次载流子沟道，其中，所述第二掺杂层是δ掺杂层，该δ掺杂层具有4×1019cm-3到6×1019cm-3范围内的n型掺杂浓度；
势垒层，该势垒层隔着所述第二掺杂层接近所述半导体结构设置，其中，所述势垒层包括掺杂层，所述掺杂层具有与所述第二掺杂层的导电类型相反的导电类型；以及
一组电极，该一组电极提供和控制所述主载流子沟道和所述次载流子沟道中的载流子电荷。
2.根据权利要求1所述的半导体器件，其中，所述第二掺杂层是δ掺杂层，该δ掺杂层具有大于所述势垒层的所述掺杂层的掺杂浓度的n型掺杂浓度。
3.根据权利要求1所述的半导体器件，其中，所述第二掺杂层是δ掺杂层，该δ掺杂层具有大于所述第一掺杂层的掺杂浓度的n型掺杂浓度。
4.根据权利要求1所述的半导体器件，其中，所述第一掺杂层的厚度大于所述第二掺杂层的厚度。
5.根据权利要求1所述的半导体器件，其中，所述势垒层的所述掺杂层的厚度大于所述第二掺杂层的厚度。
6.根据权利要求1所述的半导体器件，其中，所述第二掺杂层被布置为离开所述主载流子沟道的载流子电荷10nm到30nm。
7.根据权利要求1所述的半导体器件，其中，所述主载流子沟道由未掺杂沟道层形成，所述未掺杂沟道层具有20nm到30nm的范围内的厚度。
8.根据权利要求1所述的半导体器件，其中，所述势垒层中的所述掺杂层的掺杂浓度处于5×1016cm-3到5×1017cm-3的范围内。
9.根据权利要求1所述的半导体器件，其中，所述势垒层包括具有100nm到200nm范围内的厚度的无意掺杂层，并且其中，所述无意掺杂层设置在第二掺杂层与所述掺杂层之间。
10.根据权利要求1所述的半导体器件，其中，所述半导体结构包括：
形成所述主载流子沟道和所述次载流子沟道的未掺杂沟道层；以及
未掺杂顶势垒层，所述第一掺杂层设置在所述未掺杂顶势垒层之间，所述未掺杂顶势垒层从所述第一掺杂层向所述主载流子沟道提供载流子电荷。
11.根据权利要求10所述的半导体器件，其中，所述未掺杂沟道层的材料和所述第二掺杂层的材料由相同材料形成。
12.根据权利要求1所述的半导体器件，其中，所述半导体结构是半导体异质结构，所述半导体异质结构包括III-V族沟道层和具有所述第一掺杂层的III-V族势垒层，其中，所述III-V族势垒层的带隙大于所述III-V族沟道层的带隙，使得载流子电荷从所述III-V族势垒层的所述第一掺杂层提供给所述III-V族沟道层。
13.根据权利要求12所述的半导体器件，其中，所述III-V族沟道层的材料包括氮化镓(GaN)和氮化铟镓(InGaN)中的一种或其组合，并且所述III-V族势垒层的材料包括氮化铝镓(AlGaN)、氮化铟铝(InAlN)、氮化铝(AlN)以及氮化铟铝镓(InAlGaN)中的一种或其组合。
14.一种半导体器件，该半导体器件包括：
半导体结构，该半导体结构包括沟道层和提供载流子电荷的第一势垒层，且形成主载流子沟道，其中，所述沟道层是未掺杂层，并且所述第一势垒层由未掺杂势垒、第一n型掺杂势垒及另一未掺杂势垒构成；
与所述沟道层相邻，且形成次载流子沟道的第二n型掺杂层，其中，所述第二n型掺杂层是δ掺杂层，该δ掺杂层具有4×1019cm-3到6×1019cm-3范围内的n型掺杂浓度；
第二势垒层，该第二势垒层隔着所述第二n型掺杂层接近所述半导体结构设置，其中，所述第二势垒层包括至少p型掺杂层；以及
一组电极，该一组电极提供和控制所述主载流子沟道和所述次载流子沟道中的载流子电荷。
15.一种形成半导体器件的方法，该方法包括：
选择III-V族半导体异质结构，所述III-V族半导体异质结构包括沟道层和提供载流子电荷的第一势垒层，且形成主载流子沟道，其中，所述沟道层是未掺杂层，并且所述第一势垒层由未掺杂势垒、第一n型掺杂势垒及另一未掺杂势垒构成，其中，所述第一势垒层的材料的带隙被选择为大于所述沟道层的材料的带隙；
设置与所述沟道层相邻，且形成次载流子沟道的第二n型掺杂层，其中，所述第二n型掺杂层是δ掺杂层，该δ掺杂层具有4×1019cm-3到6×1019cm-3范围内的n型掺杂浓度；
选择III-V族半导体的第二势垒层，所述第二势垒层隔着所述第二n型掺杂层接近所述沟道层，其中，所述第二势垒层包括p型掺杂层；以及
设置一组电极，该一组电极提供和控制所述主载流子沟道和所述次载流子沟道中的载流子电荷。
16.根据权利要求15所述的方法，其中，所述第一势垒层的材料和所述第二势垒层的材料按这样的方式来选择，即，所述第一势垒层和所述第二势垒层的晶格常数与所述沟道层的晶格常数之间的晶格失配处于所述沟道层的晶格常数的大约±1％的范围内。
17.根据权利要求15所述的方法，所述方法还包括：
选择支承所述第二势垒层的衬底，并且使得所述衬底的导热率大于所述沟道层的材料以及所述第一势垒层的材料和所述第二势垒层的材料中的至少一个材料的导热率。
18.根据权利要求15所述的方法，其中，所述沟道层的导带边缘具有第一底部和第二底部，其中，在平衡条件下，所述第一底部相对于费米能级的能量被选择为大于所述第二底部相对于所述费米能级的能量。
19.根据权利要求18所述的方法，其中，所述第一底部与所述第一势垒层中的一个势垒层的导带连接，并且所述第二底部与所述第二n型掺杂层的导带连接。
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