KR20100089464A - ＡｌＧａＮ／ＧａＮ 이종접합 구조를 가지는 반도체 기판 및 이를 이용한 이종접합 전계효과 트랜지스터 - Google Patents

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Abstract

본 발명은 AlGaN/GaN의 이종접합 구조를 가지는 반도체 기판 및 이를 이용한 이종접합 전계효과 트랜지스터에 관한 것으로, AlGaN/GaN 이종접합 구조의 GaN층과 기재 기판의 사이에 p-GaN 또는 p-AlGaN으로 이루어진 p형 전위장벽층을 삽입한 것을 특징으로 한다. 이로써, GaN층과 p형 전위장벽층 사이에 pn 접합 또는 GaN/p-AlGaN의 이종접합을 형성하여 역방향의 내부 전장을 형성함으로써 누설전류를 근본적으로 차단할 수 있다. 나아가, p형 전위장벽층 위에 Si 델타 도핑층을 형성함으로써, p형 전위장벽층의 삽입에 의한 pn 접합과 양자우물의 두께 감소로 인한 채널 내의 전자의 공핍을 해소할 수 있다.
이종접합, 질화물 반도체, HFET(Heterostructure Field Effect Transistor), 전위장벽, Si 델타 도핑

Description

ＡｌＧａＮ／ＧａＮ 이종접합 구조를 가지는 반도체 기판 및 이를 이용한 이종접합 전계효과 트랜지스터{Semiconductor Substrate Having AlGaN/GaN Heterostructure and Heterostructure Field Effect Transistor}
본 발명은 AlGaN/GaN의 이종접합 구조를 가지는 반도체 기판 및 이를 이용한 이종접합 전계효과 트랜지스터에 관한 것이다.
질화갈륨(GaN)으로 대표되는 질화물 반도체 전자소자는 높은 항복전계와 높은 전자 이동도, 안정된 고온 동작, 높은 열전도도 등 많은 장점을 가지고 있어 고전압, 고주파 소자 등에 이용되고 있다. 이중 밴드갭(bandgap)이 큰 AlGaN과 밴드갭이 작은 GaN을 이종접합시킨 AlGaN/GaN의 이종접합 전계효과 트랜지스터(Heterostructure Field Effect Transistor; 이하 HFET라 함)는 접합계면에서 전도대 불연속(conduction band discontinuity)으로 인해 양자우물(quantum well)이 형성되고, 이 양자우물에 전자를 가둠으로써 고농도의 2차원 전자 개스(2 dimensional electron gas; 이하 2-DEG라 함)를 형성할 수 있어 더욱 높은 전자 이동도를 얻을 수 있다.
한편, AlGaN/GaN의 이종접합 구조에서 GaN층은 그 밑의 기재 기판으로의 누 설전류를 차단하기 위해서 높은 비저항을 가지는 절연특성이 우수한 진성(intrinsic) 또는 반절연성(semi-insulating) GaN층일 것이 요구된다. 그런데, 상기 기재 기판은 통상적으로 사파이어(Al2O3), SiC, Si 등으로 이루어져 있어 GaN과는 격자상수나 열팽창계수의 차가 크고, 그 결과 그 위에 GaN을 성장시킬 경우 많은 선결함(dislocation)을 발생함으로써 누설전류의 경로(path)를 제공하게 된다. 또한, GaN은 성장시 질소 공공 및 산소에 의해 n형 특성이 강하게 나타나게 되어 전기적 절연특성에 악영향을 미치게 된다. 그 결과 원하는 품질의 절연특성을 가진 GaN층의 성장이 매우 어렵고 이는 누설전류의 증가로 이어진다. 누설전류의 증가는 소자의 오프 상태(off-state) 전력소비를 발생시켜 효율을 저하시키고 소자의 장기적 특성저하를 초래한다. 또한, 양자우물 내 전자의 구속이 약해 게이트 전압에 의한 전자의 제어에 영향을 줌으로써 소자의 전류 이득, 주파수 특성, 출력 특성 저하를 초래한다.
우수한 절연특성을 가지는 고품질의 GaN층을 얻기 위하여, 기재 기판 상에 여러 층의 완충층(buffer layer)을 먼저 성장시키고 반절연성의 GaN층(이하 SI-GaN층이라 함)을 성장시키거나, SI-GaN층의 성장시 성장 온도나 시간 등의 공정조건을 매우 엄격하고 복잡하게 제어하는 등의 방법이 제안되었다(예컨대, 특허10-0593920호등 참조).
그러나, 이러한 방법에도 불구하고 SI-GaN층의 절연특성은 만족할 만한 수준은 아니며, 높은 공정 비용을 필요로 한다는 문제점이 여전히 존재한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 간단한 구조와 방법으로 누설전류를 차단하면서도 고농도의 2-DEG를 형성할 수 있는, AlGaN/GaN 이종접합 구조를 가지는 반도체 기판과 이를 이용한 HFET를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 AlGaN/GaN 이종접합 구조의 GaN층과 기재 기판의 사이에 p형 전위장벽층을 삽입한다.
즉, 본 발명의 일측면에 따른 AlGaN/GaN 이종접합 반도체 기판은, 기재 기판; 상기 기재 기판 상에 적층된 p형 전위장벽층; 상기 p형 전위장벽층 상에 적층된 비도핑 GaN층; 및 상기 비도핑 GaN층 상에 적층된 AlGaN층;을 포함하는 것을 특징으로 한다.
여기서, 상기 p형 전위장벽층은 p형 GaN층 또는 p형 AlGaN층으로 이루어질 수 있다.
또한, 상기 p형 전위장벽층과 상기 비도핑 GaN층 사이에는 Si 델타 도핑층을 더 포함할 수 있다.
본 발명의 다른 측면에 따른 AlGaN/GaN 이종접합 전계효과 트랜지스터는, 상기의 AlGaN/GaN 이종접합 반도체 기판의 상기 AlGaN층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성된 것을 특징으로 한다.
본 발명에 따르면, AlGaN/GaN 이종접합 구조의 GaN층과 기재 기판의 사이에 p형 전위장벽층(p형 GaN 또는 p형 AlGaN)을 삽입하는 간단한 구성으로, GaN층과 p형 전위장벽층 사이에 pn 접합 또는 GaN/p-AlGaN의 이종접합을 형성하여 역방향의 내부 전장을 형성함으로써 누설전류를 근본적으로 차단할 수 있다.
또한, p형 전위장벽층 위에 Si 델타 도핑층을 형성함으로써, p형 전위장벽층의 삽입에 의한 pn 접합과 양자우물의 두께 감소로 인한 채널 내의 전자의 감소를 방지할 수 있다.
이하에서는 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예 들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 실시예에 따른 AlGaN/GaN 이종접합 반도체 기판 및 이종접합 전계효과 트랜지스터의 구성을 개략적으로 도시한 단면도이다. 도 1에서 도시된 각 층들의 두께는 설명을 위하여 개략적으로 나타냈으며 실제 척도와 반드시 일치하지는 않는다. 또한, 이하의 설명에서 어떤 층이 다른 층의 상부에 있다고 설명될 때 어떤 층은 다른 층의 직상부에 있을 수도 있고 그 사이에 또 다른 층을 개재할 수도 있다.
도 1을 참조하면, 본 실시예에 따른 AlGaN/GaN 이종접합 반도체 기판은, 기재 기판(100) 상에, 완충층(buffer layer)(110), p형 전위장벽층(110), Si 델타 도핑층(Si delta doped layer)(130), 비도핑(undoped) GaN층(140), 및 AlGaN층(150)이 순차적으로 형성되어 이루어진다. 또한, 최상층인 AlGaN층(150)의 위에는 게이트 전극(161), 소스 전극(163), 및 드레인 전극(165)이 형성됨으로써 HFET가 완성된다.
기재 기판(100)은 통상 사파이어(Al2O3)로 이루어지며, 사파이어 이외에 실리콘 카바이드(SiC), 실리콘(Si) 또는 후막의 GaN 기판을 이용할 수도 있다.
기재 기판(100) 상의 완충층(110)은, 기재 기판(100)을 이루는 물질과 기재 기판 상에 성장시킬 물질의 격자 불일치에 따른 결함들을 저감하기 위한 층으로서, 완충층(110)은 기재 기판(100)과 그 위에 성장시킬 물질의 종류에 따라, 두 물질간의 격자상수차 및 열팽창계수차를 줄일 수 있는 물질로 이루어진다. 본 실시예에서는 기재 기판(100)으로서 사파이어 기판을 사용하고 그 위에 성장시킬 물질을 p형 전위장벽층(120)으로서 p형 GaN층으로 한 경우로서, 완충층(110)을 비도핑 GaN층으로 하고 있다. 그러나, 기재 기판(100)과 p형 장벽층(120)의 물질이 달라지는 경우 완충층(110)을 이루는 물질은 달라질 수 있으며, 후막의 GaN 기판을 기재 기판(100)으로서 사용하는 경우 이러한 완충층은 생략될 수 있다.
완충층(110)으로서의 비도핑 GaN층은 MOCVD(Metal-Organic Chemical Vapor Deposition)법이나 MBE(Molecular Beam Epitaxy)법 등의 통상적인 방법과 공정조건에 따라 성장할 수 있으므로 그 상세한 설명을 생략한다. 또한, 완충층(110)은 단일한 조성의 단층으로 할 수 있으며 조성이 두께 방향을 따라 연속적 또는 불연속적으로 변화하는 복수층으로 할 수도 있다. 다만, 본 발명에서는, 후술하는 바와 같이, p형 전위장벽층(120)을 도입함으로써 누설전류를 현저하게 저감할 수 있으므로, 종래의 반절연성 GaN층에 요구되던 높은 수준의 절연특성에 비해 상대적으로 낮은 수준의 절연특성을 가지는 GaN층으로도 족하기 때문에, 결함을 줄이기 위해 완충층(110)을 복수로 한다든지 완충층의 성장을 고비용이 드는 복잡한 공정으로 할 필요는 없다.
p형 전위장벽층(120)은 p형 GaN 또는 p형 AlGaN으로 이루어질 수 있으며, 그 성장방법은 완충층(110)과 마찬가지로 통상적인 방법에 따르면 된다. 다만, p형의 도전형을 띠게 하기 위해서 성장시 불순물(도펀트)로서 Mg, Zn, Er 등을 첨가한다. 이때 도펀트의 도핑 농도는 1X1017 atoms/cm3 이상으로 한다. 도핑 농도가 1X1017 atoms/cm3 미만이면 p형 전위장벽층으로서 기능하지 못하게 되므로 바람직하지 않 다. 한편, 도핑 농도는 높을수록 좋고 특별히 상한은 없으나 공정 편의성이나 비용 등을 고려하여 적절히 설정하면 된다.
p형 전위장벽층(120)의 두께는 장벽층으로 기능하기만 하면 큰 상관은 없지만, 너무 두꺼우면 공정상 반전 도메인(inversion domain)이 발생할 우려가 있고, 너무 얇으면 장벽층 역할을 할 수 없게 될 우려가 있어, 100~500nm가 바람직하다. 다만, 공정 장비와 공정 조건에 따라서는 반전 도메인이 발생되는 두께가 예시된 범위를 벗어날 수 있다. 요컨대, p형 전위장벽층(120)의 두께는 반전 도메인이 발생되지 않으면서 장벽층으로서 기능할 수 있는 범위 내에서 자유롭게 선택할 수 있다.
이렇게 p형 전위장벽층(120)까지 형성된 기판 상에 AlGaN/GaN 이종접합 구조(150/140)를 만들게 되면, 기판으로의 누설전류를 확실하게 차단할 수 있다.
한편, 이렇게 p형 전위장벽층(120)을 도입하게 되면 기판으로의 누설전류를 차단할 수 있지만, 채널 내의 전자의 감소를 초래할 수 있다. 즉, 도 2에 도시된 바와 같이 본 발명의 실시예에 따라 p형 전위장벽층(120)을 도입한 HFET의 전도대 에너지 준위(conduction band energy level: Ec)(220)는, p형 전위장벽층을 구비하지 않는 종래의 HFET의 Ec(210)에 비해 증가하게 되어 페르미 준위(Ef)보다 커지게 된다. 따라서, 도 2에서 'A'로 표시한 고이동도의 전자가 고농도로 존재하는 영역이 감소하게 된다.
이를 보상하기 위한 방법으로서, p형 전위장벽층(120) 위에 GaN을 성장시키면서 소정 시간동안 Si을 지속적으로 도핑한 Si 균일 도핑층(Si uniform doped layer)을 삽입할 수 있다. 그러면, 도 3에 도시된 바와 같이, Ec가 Ef 아래로 내려가면서 전자를 많이 확보할 수 있지만('B' 참조), 실리콘 도너(donor)가 서로 산란되면서 이동도는 오히려 감소할 수 있다.
한편, p형 전위장벽층(120) 위에 Si 균일 도핑층 대신에, GaN을 성장시키면서 소정 시간동안 Si을 단속적으로 도핑한 Si 델타 도핑층을 삽입하게 되면, 도 4에 도시된 바와 같이, Ec가 Ef 아래로 내려가면서 전자를 많이 확보할 수 있음과 동시에, 실리콘 도너(donor)의 산란 효과가 줄어들어 높은 이동도를 유지할 수 있다('C' 참조). 이렇게 확보된 고농도, 고이동도의 전자는 채널 영역에 구속될 수 있어 고농도의 2-DEG의 형성에 기여하게 된다.
따라서, p형 전위장벽층(120)의 도입에 따른 전자의 감소를 보상하기 위해서는 p형 전위장벽층(120) 위에 비도핑 GaN층(140)을 성장시키면서 소정 시간 동안 Si 도핑을 행함으로써 소정 두께의 Si 도핑층을 삽입하는 것이 바람직하고, 이 Si 도핑층은 특히 Si를 단속적으로 도핑하여 형성한 Si 델타 도핑층(130)인 것이 바람직하다.
Si 델타 도핑층(130)의 도핑 농도는 5X1017~2X1019 atoms/cm3의 범위로 조절되는 것이 바람직하다. 이 범위 미만에서는 2-DEG의 농도가 낮아 Si 델타 도핑층(130)의 도입 효과가 미미하고, 이 범위를 넘으면 Si 델타 도핑에 따른 우물이 형성됨으로써 또 다른 전자 채널이 형성되어 완성된 소자의 오프 상태 특성 등 소자의 성능이 저하될 우려가 있다. 또한, Si 델타 도핑층(130)의 두께는 10nm 이내로 하는 것이 바람직한데, 너무 두꺼우면 마찬가지로 또 다른 전자 채널이 형성될 수 있기 때문이다.
AlGaN/GaN 이종접합 구조의 비도핑 GaN층(140)과 AlGaN층(150)은 종래와 마찬가지의 통상적인 방법에 의해 형성할 수 있으며, 그 조성비나 두께도 종래와 마찬가지로 하면 된다. 즉, 비도핑 GaN층(140)의 두께는, 너무 두꺼운 경우에 접합 계면에 형성되는 양자우물 내로의 전자 구속(electron confinement) 효과가 약화되므로 10~100 nm 범위인 것이 바람직하고, AlGaN층(150)도 수십 nm 정도로 형성한다. 또한, AlGaN층(150)의 성장시 Si 등을 이용하여 연속적이고 균일한 도핑 또는 델타 도핑을 병행할 수도 있다.
최상층인 AlGaN층(150)을 형성한 후에 통상적인 방법에 따라 게이트 전극(161), 소스 전극(163) 및 드레인 전극(165)을 AlGaN층(150) 위에 형성하면 AlGaN/GaN HFET가 완성된다.
이와 같이 제조된 본 발명의 AlGaN/GaN HFET에 의하면, p형 전위장벽층(120)의 도입에 의해 완충층(110)을 통한 기재 기판(100)으로의 누설전류가 차단되어 소자의 오프 상태 특성이 향상된다. 또한, p형 전위장벽층(120)은 AlGaN/GaN 이종접합 계면에서 형성되는 양자우물 내로의 전자 구속을 강화하여 소자의 동작시 게이트에 의한 제어가 보다 효과적으로 되며, 게이트의 동작 범위를 보다 안정적으로 넓힐 수 있다. 결과적으로 본 발명에 의하면 게이트의 동작이 보다 안정적으로 되며, 양자우물 내의 전자 제어를 보다 강하고 안정적으로 할 수 있어 전류 이득이 증가하며, 이는 주파수 특성 특히 Ft(단위 이득 주파수)의 증가로 이어져 소자의 동작 주파수를 향상시킬 수 있다.
한편, p형 전위장벽층(120)의 도입에 의한 pn 접합으로 인한 전자의 공핍과 양자우물의 두께 감소로 인한 양자 에너지 감소에 따른 전자의 감소는, Si 델타 도핑층(130)의 도입에 의해 해소된다.
이하에서는, 구체적인 실시예를 통해 본 발명의 효과를 확인한 실험예를 기재한다.
먼저, 본 발명에 따른 실시예로서, 다음과 같은 구조의 AlGaN/GaN 이종접합 반도체 기판을 제조하고 그 위에 게이트, 소스 및 드레인 전극을 형성하여 HFET를 제조하였다.
기재 기판(100): 사파이어.
완충층(110): 비도핑 GaN, 두께는 2000~2500 nm.
p형 전위장벽층(120): p-GaN, 두께는 100~500 nm, 도펀트는 마그네슘으로 하였고 도핑 농도는 7~9X1017 atoms/cm3.
Si 델타 도핑층(130): 두께는 1~2 nm, 도핑 농도는 1X1019 atoms/cm3.
비도핑 GaN층(140): 두께는 10~100 nm.
AlGaN층(150): 두께는 25~30 nm, 구체적인 조성은 Al0.3Ga0.7N.
도 5는 이렇게 제조된 AlGaN/GaN 이종접합 반도체 기판의 깊이에 따른 전자농도를 도시한 그래프로서, 도 5에서 실선(410)은 Si 델타 도핑층이 있는 본 실시예의 전자농도이고, 점선(220)은 Si 델타 도핑층이 없는 경우에 나타날 수 있는 전자농도를 도시한 것이다. 도 5로부터 알 수 있는 바와 같이, 본 실시예의 AlGaN/GaN 이종접합 반도체 기판에 의하면 상당한 양의 2-DEG가 생성되고, p형 전위장벽층(120)의 도입에 따른 전자의 감소가 Si 델타 도핑층에 의해 유의미하게 방지된다.
또한, 비교예로서 종래의 AlGaN/GaN HFET 즉, 상기 실시예에서 p형 장벽층(120) 및 Si 델타 도핑층(130)을 형성하지 않은 AlGaN/GaN HFET를 다음과 같이 제조하였다.
기재 기판(100): 사파이어.
비도핑 GaN층(110+140): 두께는 10~100 nm.
AlGaN층(150): 두께는 25~30 nm, 구체적인 조성은 Al0.3Ga0.7N.
도 6 내지 도 8은 상술한 실시예와 비교예에 따른 AlGaN/GaN HFET의 소자 특성들을 도시한 그래프들이다.
도 6을 참조하면, 본 발명의 실시예에 따른 HFET의 경우 전자농도가 증가함에 따라 최대 드레인 전류밀도가 약 600 mA/mm로 비교예의 약 400 mA/mm에 비해 50% 정도 현저하게 증가함을 알 수 있다.
도 7을 참조하면, 전류이득 또한 비교예의 약 140 mS/mm에서 실시예의 156 mS/mm로 유의미하게 증가되었다. 이는 양자우물 내로의 전자의 구속이 보다 효율적임을 의미한다.
도 8을 참조하면, 본 실시예의 HFET의 누설전류가 비교예에 비해 현격하게 감소함을 알 수 있다. 이는 본 발명의 p형 전위장벽층이 기재 기판으로의 전자의 흐름을 차단하기 때문이다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 본 발명의 실시예에 따른 AlGaN/GaN 이종접합 반도체 기판 및 이종접합 전계효과 트랜지스터의 구성을 개략적으로 도시한 단면도이다.
도 2는 본 발명의 실시예에 따라 p형 전위장벽층을 구비하는 경우와 구비하지 않는 경우의 이종접합 전계효과 트랜지스터의 에너지 밴드를 도시한 도면이다.
도 3은 본 발명의 실시예에 따라 p형 전위장벽층을 구비하고, Si 균일 도핑층을 더 구비하는 경우의 이종접합 전계효과 트랜지스터의 에너지 밴드를 도시한 도면이다.
도 4는 본 발명의 실시예에 따라 p형 전위장벽층과 Si 델타 도핑층을 구비하는 경우의 이종접합 전계효과 트랜지스터의 에너지 밴드를 도시한 도면이다.
도 5는 본 발명의 실시예에 따른 AlGaN/GaN 이종접합 반도체 기판의 깊이에 따른 전자농도를 도시한 그래프이다.
도 6은 본 발명의 실시예와 종래기술에 따른 AlGaN/GaN 이종접합 전계효과 트랜지스터의 드레인 전압과 드레인 전류의 관계를 나타낸 그래프이다.
도 7은 본 발명의 실시예와 종래기술에 따른 AlGaN/GaN 이종접합 전계효과 트랜지스터의 게이트 전압에 따른 드레인 전류와 전류이득을 나타낸 그래프이다.
도 8은 본 발명의 실시예와 종래기술에 따른 AlGaN/GaN 이종접합 전계효과 트랜지스터의 누설전류 특성을 나타낸 그래프이다.

Claims (11)

  1. 기재 기판;
    상기 기재 기판 상에 적층된 p형 전위장벽층;
    상기 p형 전위장벽층 상에 적층된 비도핑 GaN층; 및
    상기 비도핑 GaN층 상에 적층된 AlGaN층;을 포함하는 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  2. 제1항에 있어서,
    상기 p형 전위장벽층은 p형 GaN층 또는 p형 AlGaN층으로 이루어진 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  3. 제2항에 있어서,
    상기 p형 전위장벽층은 도펀트가 Mg, Zn 또는 Er이고, 도핑 농도가 GaN을 기준으로 1X1017 atoms/cm3 이상 도핑되어 있는 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 p형 전위장벽층과 상기 비도핑 GaN층 사이에 Si 도핑층을 더 포함하는 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  5. 제4항에 있어서,
    상기 Si 도핑층은 상기 비도핑 GaN층을 성장시키면서 Si을 단속적으로 도핑함으로써 형성된 Si 델타 도핑층인 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  6. 제5항에 있어서,
    상기 Si 델타 도핑층의 도핑 농도가 5X1017~2X1019 atoms/cm3인 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기재 기판과 상기 p형 전위장벽층 사이에 완충층을 더 포함하는 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비도핑 GaN층의 두께가 10~100 nm인 것을 특징으로 하는 AlGaN/GaN 이종접합 반도체 기판.
  9. 제1항 내지 제3항 중 어느 한 항에 기재된 AlGaN/GaN 이종접합 반도체 기판의 상기 AlGaN층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성된 AlGaN/GaN 이종접합 전계효과 트랜지스터.
  10. 제4항에 기재된 AlGaN/GaN 이종접합 반도체 기판의 상기 AlGaN층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성된 AlGaN/GaN 이종접합 전계효과 트랜지스터.
  11. 제5항에 기재된 AlGaN/GaN 이종접합 반도체 기판의 상기 AlGaN층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성된 AlGaN/GaN 이종접합 전계효과 트랜지스터.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184933A (zh) * 2011-04-12 2011-09-14 东南大学 一种自支撑氮化镓双异质结声电荷输运延迟线
CN107452820A (zh) * 2017-08-15 2017-12-08 中国电子科技集团公司第三十八研究所 一种同质界面二维δ掺杂型PIN紫外探测器
WO2018096796A1 (en) * 2016-11-23 2018-05-31 Mitsubishi Electric Corporation Semiconductor device and method for designing semiconductor device
CN111106171A (zh) * 2019-12-31 2020-05-05 晶能光电（江西）有限公司 AlN势垒层、AlN/GaN HEMT外延结构及其生长方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576365B2 (en) * 2004-03-12 2009-08-18 Showa Denko K.K. Group III nitride semiconductor light-emitting device, forming method thereof, lamp and light source using same
KR100616619B1 (ko) * 2004-09-08 2006-08-28 삼성전기주식회사 질화물계 이종접합 전계효과 트랜지스터
KR100616621B1 (ko) * 2004-09-24 2006-08-28 삼성전기주식회사 질화물계 반도체 장치 및 그 제조 방법
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184933A (zh) * 2011-04-12 2011-09-14 东南大学 一种自支撑氮化镓双异质结声电荷输运延迟线
WO2018096796A1 (en) * 2016-11-23 2018-05-31 Mitsubishi Electric Corporation Semiconductor device and method for designing semiconductor device
KR20190058668A (ko) * 2016-11-23 2019-05-29 미쓰비시덴키 가부시키가이샤 반도체 디바이스 및 반도체 디바이스를 설계하는 방법
CN109952655A (zh) * 2016-11-23 2019-06-28 三菱电机株式会社 半导体器件和设计半导体器件的方法
JP2019525499A (ja) * 2016-11-23 2019-09-05 三菱電機株式会社 半導体デバイス及び半導体デバイスを設計する方法
US10411125B2 (en) 2016-11-23 2019-09-10 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device having high linearity-transconductance
CN109952655B (zh) * 2016-11-23 2022-02-15 三菱电机株式会社 半导体器件和设计半导体器件的方法
CN107452820A (zh) * 2017-08-15 2017-12-08 中国电子科技集团公司第三十八研究所 一种同质界面二维δ掺杂型PIN紫外探测器
CN107452820B (zh) * 2017-08-15 2019-04-30 中国电子科技集团公司第三十八研究所 一种同质界面二维δ掺杂型PIN紫外探测器
CN111106171A (zh) * 2019-12-31 2020-05-05 晶能光电（江西）有限公司 AlN势垒层、AlN/GaN HEMT外延结构及其生长方法
CN111106171B (zh) * 2019-12-31 2024-03-19 晶能光电股份有限公司 AlN势垒层、AlN/GaN HEMT外延结构及其生长方法

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