TWI775065B - 半導體裝置 - Google Patents

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Abstract

本發明實施例提供一種半導體裝置。半導體裝置包括：基板；緩衝層，位於基板上；通道層，位於緩衝層上；阻障層，位於通道層上，其中通道區位於通道層中，且鄰近於通道層與阻障層之介面；摻雜化合物半導體層，位於一部分的阻障層上；未摻雜的第一蓋層，位於摻雜化合物半導體層上；閘極結構，位於未摻雜的第一蓋層上；以及源極/汲極結構，分別位於閘極結構之兩側。

Description

半導體裝置
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於一種高電子遷移率電晶體及其形成方法。
高電子遷移率電晶體(high electron mobility transistor,HEMT)，又稱為異質結構場效電晶體(heterostructure FET,HFET)或調變摻雜場效電晶體(modulation-doped FET,MODFET)，為一種場效電晶體(field effect transistor,FET)，其由具有不同能隙(energy gap)的半導體材料組成，而鄰近的不同半導體材料所形成之介面處會產生二維電子氣(two dimensional electron gas,2DEG)層。由於二維電子氣的高電子移動性，高電子遷移率電晶體可具有高崩潰電壓、高電子遷移率、低導通電阻與低輸入電容等優點，因而適合用於高功率元件上。
增強型(enhancement mode，E-mode)高電子移動率電晶體在未外加閘極電壓時，即為截止狀態。傳統上，使用P型三五族半導體與閘極電性連接而作為能帶調整層。隨著超高壓應用的需求，需要高電子移動率電晶體提供更高的的臨界電壓 (threshold voltage，Vt)。然而，高電子移動率電晶體在進行系統測試前，便需擁有高穩定性與高可靠性。
雖然現有的高電子移動率電晶體已大致符合需求，但並非各方面皆令人滿意，特別是仍需進一步改善高電子移動率電晶體的製程均勻度(device uniformity)與遲滯現象(hysteresis effect)。
本發明實施例提供一種半導體裝置，其包括：基板；緩衝層，位於基板上；阻障層，位於緩衝層上；通道層，位於緩衝層上，其中通道區位於通道層中，且鄰近於通道層與阻障層之一介面；摻雜化合物半導體層，位於一部分的阻障層上；未摻雜的第一蓋層，位於摻雜化合物半導體層上；閘極結構，位於未摻雜的第一蓋層上；以及源極/汲極結構，分別位於閘極結構之兩側。
本發明亦提供一種導體裝置的形成方法，其包括：於基板上形成緩衝層；於緩衝層上形成通道層；於通道層上形成阻障層，其中通道區位於通道層中，且鄰近於通道層與阻障層之一介面；於一部分的阻障層上形成膜層堆疊，由下而上依序包括：摻雜化合物半導體層、未摻雜的第一蓋層與閘極結構；以及於閘極結構的兩側分別形成源極/汲極結構。
100:基板
102:通道層
103:緩衝層
104:阻障層
106:通道區
108:摻雜化合物半導體層
110:未摻雜的第一蓋層
111:第二蓋層
112:閘極輔助層
114:鈍化層
115a,115b:開口
116:閘極
118:閘極結構
120:源極/汲極結構
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以 說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1-9與10A圖是根據本發明的一些實施例，繪示出形成半導體裝置的過程中各個階段的剖面圖。
第10B圖是根據本發明的其他實施例，繪示出半導體裝置的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……下方」、「下方」、「較低的」、「在……之上」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在此，「約」、「大約」、「大抵」之用語通常表 示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
雖然所述的一些實施例中的步驟以特定順序進行，這些步驟亦可以其他合邏輯的順序進行。在不同實施例中，可替換或省略一些所述的步驟，亦可於本發明實施例所述的步驟之前、之中、及/或之後進行一些其他操作。本發明實施例中的高電子移動率電晶體可加入其他的特徵。在不同實施例中，可替換或省略一些特徵。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與本發明所屬技術領域中具有通常知識者所通常理解的相同涵義。應能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明實施例有特別定義。
本發明實施例所提供的半導體裝置藉由在閘極結構與其下方的摻雜化合物半導體層間設置了未摻雜的蓋層，保護下方的摻雜化合物半導體層不因後續製程的高溫與高能量而受到損壞。利用蓋層保護摻雜化合物半導體層可改善半導體裝置的製程均勻度(device uniformity)與遲滯現象，並使半導體裝置得以提供較高的飽和電流(saturation current,Isat)且具有較高的崩潰電壓(breakdown voltage)。
第1-9與10A圖是根據本發明的一些實施例，繪示出形成半導體裝置的過程中各個階段的剖面圖。參照第1圖，提供基板100。在一些實施例中，基板100可為塊狀(bulk)半導體基板或類似基板，其可為摻雜(如使用p型或n型摻質(dopant)摻雜)或未摻雜的。亦可使用其他基板，例如多層(multi-layered)或梯度(gradient)基板。在一些實施例中，半導體基板之半導體材料可為包括含矽(silicon,Si)或鍺(germanium,Ge)的元素半導體；包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)的化合物(compound)半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半導體；或前述之組合。在其他實施例中，基板100也可為玻璃基板、絕緣層上覆矽基板、陶瓷基板，陶瓷基板例如碳化矽(SiC)基板、氮化鋁(AlN)基板或藍寶石(Sapphire)基板。於一實施例中，陶瓷基板可以包覆絕緣層。
於一實施例中，於基板100上視需要地形成晶種層(圖未繪示)與緩衝層(圖未繪示)。晶種層位於基板100上。緩衝層位於晶種層上。晶種層可以緩解基板100與上方成長的膜層之間的晶格差異，以提升結晶品質。晶種層是可選的。在其它實施例中，半導體裝置不具有晶種層。在一些實施例中，晶種層的材料可以為或包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、其他適當的材料、或上述之組合。
參照第2圖，於基板100上形成緩衝層103，可減緩後續形成於緩衝層103上方的通道層102的應變(strain)，以防止缺陷形成於上方的通道層102中。在一些實施例中，如先前所提及的，可以 不設置晶種層於半導體裝置中，而直接在基板100上方形成緩衝層103，以簡化製程步驟。在一些實施例中，緩衝層103的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，緩衝層103的材料可以為或包括氮化鎵(gallium nitride,GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、其他適當的材料、或前述之組合。
接著，參照第2圖，於緩衝層103上形成通道層102。在一些實施例中，通道層102可包括III-V族半導體，例如氮化鎵(GaN)。在其他實施例中，通道層102也可包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族半導體材料或前述之組合。通道層102的厚度可介於約1000nm至約10000nm間。可利用分子束磊晶(molecular-beam epitaxy,MBE)、有機金屬氣相沉積(metalorganic chemical vapor deposition,MOCVD)、氫化物氣相磊晶(hydride vapor phase epitaxy,HVPE)、其他適當的方法或前述之組合形成通道層102。
接著，參照第3圖，於通道層102上形成阻障層104。阻障層104與通道層102的材料不同。在一些實施例中，阻障層104可包括III-V族半導體，例如AlxGa1-xN，其中0<x<1。在其他實施例中，阻障層104也可包括GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料或前述之組合。阻障層104的厚度可介於約5nm至約50nm間。可利用分子束磊晶、有機金屬氣相沉積、氫化物氣相磊晶、其他適當的方法或前述之組合形成阻障層104。
通道層102與阻障層104的材料不同，彼此的能帶間隙(band gap)亦不同，故於通道層102與阻障層104的介面形成了異質接面(heterojunction)。由於異質接面處的能帶會彎曲，導帶(conduction band)彎曲的深處可形成量子井(quantum well)，而將壓電效應(piezoelectricity)所產生的電子約束於量子井中。因此，於通道層102與阻障層104的介面處形成了二維電子氣(two-dimensional electron gas,2DEG)，進而形成導通電流。如第3圖中所示，通道層102與阻障層104的介面處形成了通道區106，通道區106即為二維電子氣形成導通電流之處。
接著，參照第4至10A圖，於阻障層104上形成膜層堆疊，膜層堆疊包括將於後續形成的摻雜化合物半導體層108、未摻雜的第一蓋層110與閘極結構118。首先，如第4圖中所繪示，於阻障層104上形成摻雜化合物半導體層108。在一些實施例中，摻雜化合物半導體層108可包括p型摻雜的III-V族半導體，如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs或InGaAs。在一些其他的實施例中，摻雜化合物半導體層108可包括p型摻雜的II-VI族半導體，如CdS、CdTe、或ZnS。在一些實施例中，可使用鎂(Mg)、鋅(Zn)、鈣(Ca)、鈹(Be)、鍶(Sr)、鋇(Ba)、鐳(Ra)、碳(C)、銀(Ag)、金(Au)、鋰(Li)或鈉(Na)等元素對摻雜化合物半導體層108進行摻雜，而使摻雜化合物半導體層108為p型摻雜，且其摻雜濃度介於約1x1015cm-3至約1x1025cm-3間。
接著，如第5圖中所繪示，於摻雜化合物半導體層108上形成未摻雜的第一蓋層110。雖然未摻雜的第一蓋層110在本文中被稱作為「未摻雜的」第一蓋層，但是應當理解由於在其他固有的磊 晶製程中不可避免地導入一些外來的材料，而存在著最低水平或基線水平的摻質。一般而言，未摻雜的第一蓋層110具有小於5x1017cm-3的摻雜濃度。然而，仍期望第一蓋層110保持在未摻雜的狀態。於一實施例中，「未摻雜的」第一蓋層110係指第一蓋層110未使用擴散法(Diffusion)及離子植入法(Ion Implantation)植入其他元素，例如植入三五族半導體。
在後續形成閘極結構與源極/汲極結構的製程中，通常需要高溫環境與高能量的電漿源。然而，在此高溫與高能量的製程中，摻雜化合物半導體層108表面的摻雜化合物半導體之鍵結易被破壞，而產生許多帶電的缺陷(trap)，進而影響所製得的半導體裝置之性能。因此，於摻雜化合物半導體層108的上方設置未摻雜的第一蓋層110，可保護下方的摻雜化合物半導體層108不因後續製程的高溫與高能量而受到損壞，進而改善半導體裝置的製程均勻度與遲滯現象並使半導體裝置得以提供較高的飽和電流。
在一些實施例中，未摻雜的第一蓋層110包括含矽材料。在未摻雜的第一蓋層110包括含矽材料的實施例中，含矽材料可為含矽的半導體材料，如矽或碳化矽，其可為單晶(single crystal)、多晶(poly-crystal)或非晶的(amorphous)，且於一較佳實施例中，其可為低溫多晶矽(Low Temperature Poly-Silicon)。在一些其他的實施例中，含矽材料也可包括氧化矽、碳化矽、氮化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、金屬矽化物或前述之組合。
在形成摻雜化合物半導體層108的p型摻雜製程中，由於摻質摻雜後活化率較低，未活化的摻質會於摻雜化合物半導體層108中產生許多帶電的缺陷，進而影響所製得的半導體裝置之性能。 因此，若未摻雜的第一蓋層110包括含矽的半導體材料，除了可保護下方的摻雜化合物半導體層108不因後續製程的高溫與高能量而受到損壞，含矽的半導體材料更可與上述未活化的摻質相互補償，而進一步地改善半導體裝置的製程均勻度與遲滯現象並使半導體裝置得以提供較高的飽和電流。此外，相較於摻雜化合物半導體層108的p型摻雜，未摻雜的第一蓋層110中含矽的半導體材料為n型半導體材料，故未摻雜的第一蓋層110可與摻雜化合物半導體層108形成NP接面(NP junction)。此NP接面在半導體裝置開啟時(on-state，即閘極電壓大於0時)為逆向偏壓(reverse bias)，可減少半導體裝置的閘極漏電流，亦可增加閘極的崩潰電壓。
在一些實施例中，未摻雜的第一蓋層110之厚度介於約1nm至100nm間。可利用化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、任何其他合適的方法或前述之組合形成未摻雜的第一蓋層110。例如，化學氣相沉積製程可包括低壓化學氣相沉積(low-pressure CVD,LPCVD)製程、低溫化學氣相沉積(low-temperature CVD,LTCVD)製程、快速熱化學氣相沉積(rapid thermal CVD,RTCVD)製程、電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)製程或原子層沉積(atomic layer deposition,ALD)製程。例如，物理氣相沉積製程可包括濺鍍(sputtering)製程、蒸鍍(evaporation)製程或脈衝雷射沉積(pulsed laser deposition,PLD)製程。
接著，如第6圖中所繪示，於未摻雜的第一蓋層110上形成閘極輔助層112。在一些實施例中，閘極輔助層112的材料 可為導電材料如金屬、金屬氮化物、半導體材料或其他合適的導電材料。例如，金屬可為金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)等或前述之組合，而半導體材料可為多晶矽或多晶鍺。可利用化學氣相沉積製程、物理氣相沉積製程、任何其他合適的方法或前述之組合形成閘極輔助層112。例如，化學氣相沉積製程可包括低壓化學氣相沉積製程、低溫化學氣相沉積製程、快速熱化學氣相沉積製程、電漿增強化學氣相沉積製程或原子層沉積製程。例如，物理氣相沉積製程可包括濺鍍製程、蒸鍍製程、或脈衝雷射沉積製程。
接著，參照第7圖，將摻雜化合物半導體層108、未摻雜的第一蓋層110與閘極輔助層112圖案化，以露出一部分的阻障層104。圖案化製程包括光學微影製程和蝕刻製程。在一些實施例中，光學微影製程可包括光阻塗佈(photoresist coating)、軟烘烤(soft baking)、硬烘烤(hard baking)、遮罩對準(mask aligning)、曝光(exposure)、曝光後烘烤、顯影(developing)光阻、潤洗(rinsing)、乾燥(drying)或其他合適的製程。在一些實施例中，蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程或前述之組合。例如，乾式蝕刻製程可包括反應離子蝕刻(reactive ion etch,RIE)製程或電漿蝕刻製程等。
圖案化上述膜層後，如第8圖中所繪示，於露出的阻障層104上形成鈍化層114，並使其覆蓋圖案化的摻雜化合物半導體層108、未摻雜的第一蓋層110與閘極輔助層112。在一些實施例中，鈍化層可包括二氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鋁、氟化矽酸鹽玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、碳摻雜氧化矽、氟化碳 (fluorinated carbon)、聚對二甲苯(parylene)、聚亞醯胺(polyimide,PI)、苯環丁烯(benzocyclobutene,BCB)、聚苯并噁唑(polybenzoxazole,PBO)、其他絕緣材料或前述之組合。可利用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他適當的製程或前述之組合形成鈍化層114。
例如，在一些實施例中，可於阻障層104、摻雜化合物半導體層108、未摻雜的第一蓋層110與閘極輔助層112上毯覆性地(blanketly)形成鈍化層114，並接著利用適當的平坦化製程移除鈍化層114過多的材料，使鈍化層114具有平坦的上表面。在一些實施例中，平坦化製程可包括化學機械研磨(chemical mechanic polishing,CMP)製程、機械研磨製程、研磨(grinding)製程、蝕刻製程或前述之組合。
接著，如第9圖中所繪示，利用圖案化製程於鈍化層中形成露出閘極輔助層112的開口115a以及露出阻障層104的開口115b，開口115b位於開口115a的兩側。開口115a與115b將用於後續形成的閘極與源極/汲極結構。參照第10A圖，於開口115a中形成閘極116，使其穿過鈍化層114且直接接觸閘極輔助層112，以及於開口115b中形成源極/汲極結構120，使其穿過鈍化層114且直接接觸阻障層104。在一些實施例中，閘極輔助層112與源極/汲極結構120是在同一道製程中一同形成的，但並非以此為限。在其他實施例中，閘極輔助層112與源極/汲極結構120也可在不同製程中各別形成。
在一些實施例中，閘極116可包括導電材料如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、 矽化鎳(NiSi)、矽化鈷(CoSi)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、金屬氧化物、金屬合金、其他適合的導電材料或前述之組合。閘極116與上述的閘極輔助層112於此一同稱作為閘極結構118，如第10A圖中所繪示。形成源極/汲極結構120的材料與製程可與閘極輔助層112相似或相同，於此不再重複說明。
如第10A圖中所繪示，本發明實施例之半導體裝置包括基板100、位於基板100上的緩衝層103、位於緩衝層103上的通道層102、位於通道層102上的阻障層104、位於一部分的阻障層104上的摻雜化合物半導體層108、位於摻雜化合物半導體層108上的未摻雜的第一蓋層110、位於阻障層104上的鈍化層114、位於未摻雜的第一蓋層110上的閘極結構118以及位於閘極結構118兩側的源極/汲極結構120，其中源極/汲極結構120穿過鈍化層114並直接接觸阻障層104。此外，半導體裝置更包括通道區106，其位於通道層102中且鄰近於通道層102與阻障層104間之介面。在此些實施例中，閘極結構118包括閘極輔助層112與閘極116，其中閘極輔助層112位於未摻雜的第一蓋層110上，且閘極116位於閘極輔助層112上。
在第1-9與10A圖所示的實施例中，藉由在半導體裝置的閘極結構與其下方的摻雜化合物半導體層間設置了未摻雜的第一蓋層，可保護下方的摻雜化合物半導體層不因後續製程的高溫與高能量受到損壞而產生許多帶電的缺陷。此外，在上述的實施例中，未摻雜的第一蓋層包括含矽的半導體材料，除了可保護下方的摻雜化合物半導體層，含矽的半導體材料更可與摻雜化合物半導體層中未活化的摻質相互補償。經實驗證實，藉由在摻雜化合物半導體層上設 置具有含矽半導體的蓋層，可提高半導體裝置的製程均勻度約2至5倍、降低半導體裝置的遲滯約10倍，並使半導體裝置得以提供2倍以上的飽和電流。再者，相較於摻雜化合物半導體層，含矽的半導體材料為n型半導體，使得未摻雜的第一蓋層可與摻雜化合物半導體層形成NP接面。此NP接面在半導體裝置開啟時(on-state，即閘極電壓大於0時)為逆向偏壓，可減少半導體裝置的閘極漏電流，亦可增加閘極的崩潰電壓。
第10B圖是根據本發明的其他實施例，繪示出半導體裝置的剖面圖。在此些實施例中，摻雜化合物半導體108、未摻雜的第一蓋層110與閘極結構118所形成的膜層堆疊更包括第二蓋層111。第二蓋層111位於未摻雜的第一蓋層110與閘極結構118之間。更具體而言，先於摻雜化合物半導體層108上形成未摻雜的第一蓋層110，再於未摻雜的第一蓋層110上形成第二蓋層111。於較佳實施例中，摻雜化合物半導體108、未摻雜的第一蓋層110與第二蓋層111可同時進行圖案化步驟，使得摻雜化合物半導體108、未摻雜的第一蓋層110與第二蓋層111垂直投影面積相同。相較於未摻雜的第一蓋層110，第二蓋層111不僅可於製程中進一步地保護摻雜化合物半導體層108，亦可補償後製程所產生電子或電洞的缺陷，在第一蓋層110與摻雜化合物半導體108介面形成逆向二極體，進而減少半導體裝置的閘極漏電流以及增加閘極的崩潰電壓。
在一些實施例中，第二蓋層111與未摻雜的第一蓋層110是由不同材料所形成。例如，根據本發明的一些實施例，第二蓋層111的材料包括氧化鋁、氮化鋁或前述之組合。可利用化學氣相沉積製程、物理氣相沉積製程、任何其他合適的方法或前述之組合 形成第二蓋層111。在一些實施例中，第二蓋層111之厚度介於約1nm至100nm間。
綜上所述，本發明實施例所提供的半導體裝置藉由在閘極結構與其下方的摻雜化合物半導體層間設置了未摻雜的蓋層，以於高溫與高能量的製程中，保護摻雜化合物半導體層不因製程的高溫與高能量而受到損壞，而改善半導體裝置的製程均勻度與遲滯現象，並使半導體裝置提供較高的飽和電流。此外，蓋層中含矽的半導體材料不僅可補償摻雜化合物半導體層中的電荷缺陷，亦可導致蓋層與摻雜化合物半導體層形成NP接面，以減少半導體裝置的閘極漏電流並增加閘極的崩潰電壓。
以上概述本發明數個實施例的特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:基板
102:通道層
103:緩衝層
104:阻障層
106:通道區
108:摻雜化合物半導體層
110:未摻雜的第一蓋層
112:閘極輔助層
114:鈍化層
116:閘極
118:閘極結構
120:源極/汲極結構

Claims (8)

  1. 一種半導體裝置，包括：一基板；一緩衝層，位於該基板上；一通道層，位於該緩衝層上；一阻障層，位於該通道層上，其中一通道區位於該通道層中，且鄰近於該通道層與該阻障層之一介面；一摻雜化合物半導體層，位於一部分的該阻障層上；一未摻雜的第一蓋層(capping layer)，位於該摻雜化合物半導體層上，其中該未摻雜的第一蓋層包括單晶矽、多晶矽、非晶矽或前述之組合；一閘極結構，位於該未摻雜的第一蓋層上；以及一源極/汲極結構，分別位於該閘極結構之兩側。
  2. 如請求項1之半導體裝置，更包括一第二蓋層，位於該未摻雜的第一蓋層與該閘極結構之間，其中該第二蓋層與該未摻雜的第一蓋層是由不同的材料所形成。
  3. 如請求項2之半導體裝置，其中該第二蓋層的材料包括氧化鋁或氮化鋁。
  4. 如請求項2之半導體裝置，其中該第二蓋層之厚度介於1nm至100nm間。
  5. 一種半導體裝置，包括：一基板；一緩衝層，位於該基板上； 一通道層，位於該緩衝層上；一阻障層，位於該通道層上，其中一通道區位於該通道層中，且鄰近於該通道層與該阻障層之一介面；一摻雜化合物半導體層，位於一部分的該阻障層上；一未摻雜的第一蓋層(capping layer)，位於該摻雜化合物半導體層上，其中該未摻雜的第一蓋層包括氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽或前述之組合，且其中該閘極結構與該未摻雜的第一蓋層直接接觸；一閘極結構，位於該未摻雜的第一蓋層上；以及一源極/汲極結構，分別位於該閘極結構之兩側。
  6. 如請求項1至5中任一項之半導體裝置，其中該閘極結構更包括一閘極輔助層與一閘極，該閘極輔助層位於該未摻雜的第一蓋層上且該閘極位於該閘極輔助層上。
  7. 如請求項1至5中任一項之半導體裝置，更包括一鈍化層，其位於該阻障層上，其中該源極/汲極結構穿過該鈍化層並直接接觸該該阻障層。
  8. 如請求項1至5中任一項之半導體裝置，其中該未摻雜的第一蓋層之厚度介於1nm至100nm間。
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