JP2005243727A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 しきい値電圧が正となるとともに、所望の特性を備える半導体装置およびその製造方法を提供する。
【解決手段】 ヘテロ接合型ＦＥＴは、ＳｉＣ基板１と、ＳｉＣ基板１上に形成されたチャネル層３と、頂面８ａを有し、チャネル層３との間にヘテロ接合を形成し、窒化物半導体からなるバリア層８と、頂面８ａ上に形成されたゲート電極５と、頂面８ａ上に形成されたソース電極およびドレイン電極６とを備える。バリア層８は、ゲート電極５が形成された頂面８ａ上の領域２２とチャネル層３との間に位置するｐ型半導体層７と、ゲート電極５から露出する頂面８ａ上の領域２１とチャネル層３との間に位置する半導体層１０とを有する。ｐ型半導体層７は、第１の濃度を有するｐ型半導体に形成されている。半導体層１０は、真性半導体、ｎ型半導体および第１の濃度よりも低い第２の濃度を有するｐ型半導体のいずれかに形成されている。
【選択図】 図１

Description

この発明は、一般的には、半導体装置およびその製造方法に関し、より特定的には、ヘテロ接合電界効果型（ＨＪＦＥＴ：Hetero-Junction Field Effect Transistor）の半導体装置およびその製造方法に関する。

従来の窒化物半導体からなるヘテロ接合電界効果型トランジスタに関して、たとえば、下記の非特許文献１および２に開示がされている。非特許文献１に開示されたヘテロ接合型ＦＥＴは、最下層に配置されたＳｉＣ基板と、そのＳｉＣ基板上に順次積層された緩衝層、ノンドープのＧａＮチャネル層およびノンドープのＡｌ_０．３Ｇａ_０．７Ｎバリア層と、そのバリア層上に形成されたソース電極、ドレイン電極およびゲート電極とを備える。ソース電極、ドレイン電極およびゲート電極は、２０ｎｍから３０ｎｍほどの厚みを有するｎ型のバリア層上に直接、形成されている（ノンドープのＡｌＧａＮは、ｎ型である）。
岡本康宏ら，「ＳｉＣ基板上のＬ帯高出力ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ」，社団法人電子情報通信学会，信学技報 TECHNICAL REPORT OF IEICE. ED2002-94, LQE2002-69（2002-06） Akira Endoh et.al., 「Non-Recessed-Gate Enhancement-Mode ALGaN/GaN HEMTs with High RF Performance」, Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, Tokyo, 2003, pp.914-915

図１３は、従来のヘテロ接合型ＦＥＴにおいて、しきい値電圧で得られるエネルギーバンドを示す図である。ここで、しきい値電圧とは、チャネル層に２次元電子ガス(キャリア)がなくなり、チャネルのバンドの曲がりがなくなった状態である。この状態は、トランジスタ動作でいえばドレイン電流がちょうど流れなくなった状態である。

図１３を参照して、この状態では、チャネル層には電荷は存在しない。そして、バリア層のチャネル側には分極（ピエゾ分極および自発分極）によって発生した正の電荷が存在する。また、バリア層のゲート側には、上記正の電荷とバランスする負の電荷が存在する。窒化物半導体からなるヘテロ接合型ＦＥＴにおいては、通常のＧａＡｓやＩｎＰからなる場合と異なり、このような分極がバリア層に発生し、この分極によってゲート電極側で電位が高くなり、バリア層側で電位が低くなる。

ゲート電極は、バリア層の伝導帯からφＢ（ゲート電極とバリア層表面との電気陰性度の差)だけ低いところに存在する。しきい値電圧Ｖ_ｔｈは、ゲート電位Ｖ_ｇとチャネル層のフェルミレベル（準位）Ｅ_Ｆとの差となり、分極によって生じる電位差ΔＥ_ｇｒ、バリア層とチャネル層の伝導帯との差ΔＥ_ｃ、チャネル層における伝導帯からフェルミレベルまでの差ΔＥ_Ｆ、およびゲート電極とバリア層の表面の半導体の電気陰性度との差φＢから、次式により求めることができる。

Ｖ_ｔｈ＝φＢ−（ΔＥ_ｃ＋ΔＥ_Ｆ＋ΔＥ_ｇｒ）
Ｖ_ｔｈは、Ｅ_Ｆより下側で正となり、上側で負となる。窒化物半導体からなるヘテロ接合型ＦＥＴにおいては、分極による電界が存在するため、しきい値ではバリア層にかかる電位はチャネル層からゲート電極に向かって高くなる。このため、現状ではＶ_ｔｈが負となるのが一般的である。なお、図１３では電子に対する電位を示しているので、上向きが負となっており、これはゲートに負の電圧をかけることでしきい値に達することを示している。

このように従来の構造によっては、しきい値電圧が負となる。しきい値電圧は、それ以上の電圧がゲート電極に印加されたときにキャリアのチャネル通過を許容するものであるため、この場合、ゲート電極の電位をゼロにしても、キャリアはチャネルを通過することとなる。つまり、従来のヘテロ接合型ＦＥＴは、ゲート電極に電位を印加しない状態でドレイン電流がオン状態となる、ノーマリオンのトランジスタである。

しかし、シリコンのＣＭＯＳ（complementary metal oxide semiconductor）のように論理回路を形成する用途には、しきい値電圧が正のトランジスタ、つまりノーマリオフのトランジスタが必要である。また、パワーデバイスにおいては、異常時の安全確保のためしきい値が正となるトランジスタが望まれている。すなわち、パワートランジスタは回転機などのオンオフを制御するので、ノーマリオンのトランジスタを用いると、制御系に事故が発生しゲート電位がゼロとなっても、オン状態が継続され、危険である。

一方、窒化物半導体からなるヘテロ接合型ＦＥＴは、バンドギャップが広いため、素子を微細化しても動作する論理回路や、高出力をオンオフ制御できるパワーデバイスへの使用が期待されている。

そこでこの発明の目的は、上記の課題を解決することであり、しきい値電圧が正となるとともに、所望の特性を備える半導体装置およびその製造方法を提供することである。

この発明に従った半導体装置は、主表面を有する基板と、主表面上に形成されたチャネル層と、頂面を有し、窒化物半導体からなるバリア層と、頂面上に形成されたゲート電極と、頂面上に形成され、ゲート電極の両側に位置するソース電極およびドレイン電極とを備える。バリア層は、チャネル層上に位置して、チャネル層との間にヘテロ接合を形成している。バリア層は、ゲート電極が形成された頂面上の第１領域とチャネル層との間に位置する第１の半導体層と、ゲート電極から露出する頂面上の第２領域とチャネル層との間に位置する第２の半導体層とを有する。第１の半導体層は、第１の濃度を有するｐ型半導体に形成されている。第２の半導体層は、真性半導体、ｎ型半導体および第１の濃度よりも低い第２の濃度を有するｐ型半導体のいずれかに形成されている。

この発明に従えば、しきい値電圧が正となるとともに、所望の特性を備える半導体装置およびその製造方法を提供することができる。

この発明の実施の形態について、図面を参照して説明する。

（実施の形態１）
図１は、この発明の実施の形態１におけるヘテロ接合型ＦＥＴを示す断面図である。図２は、図１中のヘテロ接合型ＦＥＴの変形例を示す断面図である。図１を参照して、本実施の形態におけるヘテロ接合型ＦＥＴは、最下層に配置されたＳｉＣ基板１と、ＳｉＣ基板１の主表面１ａ上にバッファ層２を介して形成されたチャネル層３と、チャネル層３上に設けられ、チャネル層３との境界にヘテロ接合を形成するバリア層８と、バリア層８の頂面８ａ上に形成されたソース／ドレイン電極６およびゲート電極５とを備える。ソース／ドレイン電極６は、ゲート電極５の両側に位置して、ゲート電極５と間隔を隔てて配置されている。

ゲート電極５は、頂面８ａ上の領域２２に位置しており、ソース／ドレイン電極６は、頂面８ａ上の領域２１に位置している。領域２２は、ゲート電極５によって覆われた領域であり、領域２１は、ゲート電極５から露出した領域である。

バリア層８は、Ｉｎ_ｙＡｌ_ｘＧａ_{１−ｘ−ｙ}Ｎ（ｙの範囲：０≦ｙ＜０．５、ｘの範囲：０＜ｘ≦１）から形成されているのが好ましく、本実施の形態では、３０ｎｍの厚みを有するＡｌ_０．３Ｇａ_０．７Ｎから形成されている。バリア層８は、ノンドープの半導体層１０と、その半導体層１０に設けられ、所定の不純物濃度を有するｐ型半導体層７とから構成されている。半導体層１０は、ノンドープのＡｌ_０．３Ｇａ_０．７Ｎ、つまりｎ型半導体から形成されているほか、真性半導体から形成されていても良い。また、半導体層１０は、ｐ型半導体から形成されていても良く、この場合、半導体層１０の不純物濃度は、ｐ型半導体層７の不純物濃度よりも低く設定される。

ｐ型半導体層７は、領域２２とチャネル層３との間、つまり平面的に見てゲート電極５と重なる位置において、ゲート電極５と隣り合って形成されている。また、図２に示すように、ｐ型半導体層７がゲート電極５から離れてバリア層８の中に配置されていても良い。半導体層１０は、頂面８ａ側を除いたｐ型半導体層７の周りを取り囲むように、頂面８ａからチャネル層３に接触する位置までに渡って形成されている。半導体層１０は、領域２１とチャネル層３との間、つまり平面的に見てゲート電極５と重ならない位置に少なくとも形成されている。

チャネル層３は、Ｉｎ_ｙＧａ_１−ｙＮ（ｙの範囲：０≦ｙ＜０．５）により形成されているのが好ましく、本実施の形態では、２μｍの厚みを有するノンドープのＧａＮ（窒化ガリウム）から形成されている。チャネル層３は、ｎ型不純物を含んでいても良い。

また、チャネル層３とバリア層８とは、これらチャネル層とバリア層との接合部において、チャネル層３のバンドギャップよりバリア層８のバンドギャップの方が大きければ、バリア層８のＡｌ組成比はゼロよりも大きく、また１以下であれば、とくに０．３でなくてもよい。また、これらチャネル層３およびバリア層８も、ＩｎＡｌＧａＮやＩｎＡｌＧａＮＡｓなどで形成されていても良い。これらの半導体は、バンドギャップが広いため、素子を微細化した場合にも、良好に動作する論理回路や高出力をスイッチできるパワーデバイスを実現することができる。

チャネル層３の厚みは、０．１μｍから３μｍ程度とし、そのｎ型不純物濃度は、ゼロから１×１０^１８ｃｍ^−３程度とするのが良い。バリア層８の厚みは、５ｎｍから５０ｎｍ程度とするのが良い。また、半導体層１０を真性半導体またはｎ型半導体から形成する場合、ｎ型不純物濃度は、ゼロから１×１０^１９ｃｍ^−３程度とするのが良い。半導体層１０をｐ型半導体から形成する場合、ｐ型不純物濃度は、１×１０^２０ｃｍ^−３以下であるのが好ましい。この場合、後述する半導体層１０を設けたことによる効果を大きく得ることができる。

ＳｉＣ基板１は、シリコン基板、サファイア基板およびＧａＮ基板に置き換えても良い。バッファ層２は、たとえば、ＧａＮやＡｌＮ（窒化アルミニウム）から形成されている。

図１に示すような窒化物半導体からなるヘテロ接合型ＦＥＴの場合、分極したバリア層８のチャネル層３側に存在する正の電荷がバリア層８の電位を高くして、しきい値電圧を負にしようとする。窒化物半導体なので、チャネルのキャリアは電子に限られ、バリア層８の分極はこのような向きになる。しかし、上記のように、ｐ型半導体層７を設けてバリア層８内に負の電荷（すなわち、イオン化されたｐ型不純物）を導入すると、バリア層８内のチャネル層３側における正の電荷の影響を低減することができる。これにより、バリア層８のチャネル層３側における電位を低くすることができ、その結果、しきい値電圧を正にすることができる。

図３は、図１中のヘテロ接合型ＦＥＴにおいて、得られるエネルギーバンドの一例を示す図である。なお、図中の文字に関しては、図１３を参照して説明した内容と同様に理解する。図３を参照して、バリア層８内にｐ型半導体層７を配置することによって、バリア層８のバンドが曲がり、ゲート電位Ｖ_ｇとチャネル層３のフェルミレベルＥ_Ｆとの差がなくなり、しきい値電圧がゼロとなっていることが分かる。

一方、ｐ型半導体層７によってバリア層８内のチャネル層３側における正の電荷の影響が低減されると、チャネル層３の下部と上部との間で生じていた電位差が小さくなる。このため、ゲート電極５とソース／ドレイン電極６との間の２次元電子ガス濃度が減少する。しかし、本実施の形態では、ゲート電極５から露出する領域２１とチャネル層３との間に位置して、ｎ型半導体、真性半導体またはｐ型半導体層７と比較して低い濃度を有するｐ型半導体から形成された半導体層１０をバリア層８に設けている。この半導体層１０内には、ｐ型半導体層７内と比較して、キャリアとしての電子がより多く存在する。このため、半導体層１０を設けた位置において、バリア層８内の２次元電子ガス濃度を増加させることができる。

また、オーミック電極であるゲート／ドレイン電極６から２次元電子ガスが存在する位置（バリア層８とチャネル層３との界面）までの抵抗をエピタキシャル抵抗Ｒと規定した場合、エピタキシャル抵抗Ｒは、バリア層８内の抵抗Ｒ１と、バリア層８とチャネル層３との界面部分における抵抗Ｒ２との和と考えることができる。この場合、バリア層８において、半導体層１０内のキャリア（電子）が増加することによって、抵抗Ｒ１が減少し、バリア層８内の２次元電子ガス濃度が増加することによって、抵抗Ｒ２が減少する。結果、バリア層８に半導体層１０を設けることによって、エピタキシャル抵抗Ｒを低減させることができる。

以上に説明した理由から分かるように、半導体層１０は、より高濃度のｎ型半導体から形成されている場合が好ましい。さらに、半導体層１０は、ｐ型半導体層７の不純物濃度よりも高い不純物濃度を有するｎ型半導体から形成されている場合が好ましい。この場合、バリア層８内の２次元電子ガス濃度をより積極的に増加させることができる。

また、ソース／ドレイン電極６のオーミック特性を良好にするという観点から、特にソース／ドレイン電極６の直下の領域において、半導体層１０のｎ型不純物濃度を高濃度にするのが好ましい。この場合、ソース／ドレイン電極６に接触する位置において、バリア層８内のキャリア濃度が増加し、ソース／ドレイン電極６とバリア層８との間で電子が移動しやすくなる。

また、図１および図２に示す場合のみならず、ｐ型半導体層７は、平面的に見てゲート電極５の一部分と重なるように形成されていても良いし、ｐ型半導体層７の一部分がゲート電極５と重なるように形成されていても良い。つまり、少なくともｐ型半導体層７の一部分がゲート電極５の直下に存在すれば、ｐ型半導体層７を設けたことによる上述の効果を得ることができる。

しかし、ソース／ドレイン電極６のオーミック特性を低減させないという観点から、ｐ型半導体層７はソース／ドレイン電極６の直下に存在しないことが好ましい。また、半導体層１０を設けたことによる上述の効果を低減させないという理由から、ゲート電極５とソース／ドレイン電極６との間にもｐ型半導体層７が存在しないことが好ましい。したがって、ｐ型半導体層７をゲート電極５の直下にのみ設けた図１および図２に示す場合が最も好ましい。

さらに、ｐ型半導体層７は、バリア層８内のチャネル層３側における正の電荷の影響を低減させるために設けられているため、ｐ型半導体層７をバリア層８内のチャネル層３により近い位置に配置するのが好ましい。この場合、ｐ型半導体層７の不純物濃度や厚みを小さくしても、変わらない効果を得ることができる。

この発明の実施の形態１における半導体装置としてのヘテロ接合型ＦＥＴは、主表面１ａを有する基板としてのＳｉＣ基板１と、主表面１ａ上に形成されたチャネル層３と、頂面８ａを有し、チャネル層３上に位置してチャネル層３との間にヘテロ接合を形成し、窒化物半導体からなるバリア層８と、頂面８ａ上に形成されたゲート電極５と、頂面８ａ上に形成され、ゲート電極５の両側に位置するソース電極およびドレイン電極６とを備える。バリア層８は、ゲート電極５が形成された頂面８ａ上の第１領域としての領域２２とチャネル層３との間に位置する第１の半導体層としてのｐ型半導体層７と、ゲート電極５から露出する頂面８ａ上の第２領域としての領域２１とチャネル層３との間に位置する第２の半導体層としての半導体層１０とを有する。ｐ型半導体層７は、第１の濃度を有するｐ型半導体に形成されている。半導体層１０は、真性半導体、ｎ型半導体および第１の濃度よりも低い第２の濃度を有するｐ型半導体のいずれかに形成されている。

なお、本実施の形態では、半導体層１０が、バリア層８にのみ形成されている場合について説明したが、半導体層１０は、バリア層８からさらにチャネル層３の内部にまで渡って形成されていても良い。このような場合であっても、本実施の形態による効果を同様に奏することができる。

続いて、この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造する方法について説明する。図１および図２中に示すヘテロ接合型ＦＥＴは、以下に説明する製造方法を利用することによって作製することができる。

図４から図８は、この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法の各工程を示す断面図である。図４から図８中において、図１中に示すヘテロ接合型ＦＥＴと比較して、同一またはそれに相当する部材には同じ参照番号を付している。

図４を参照して、ＭＯＣＶＤ（metal organic chemical vapor deposition）法、ＭＢＥ（molecular beam epitaxy）法などのエピタキシャル成長法を適用することにより、ＳｉＣ基板１の主表面１ａ上に、バッファ層２およびチャネル層３と、バリア層８を形成するためのＡｌ_０．３Ｇａ_０．７Ｎ層とを順次形成する。さらに、そのバリア層８上に、Ｍｇ^＋、Ｂｅ^＋、Ｃｄ^＋、Ｍｎ^＋およびＺｎ^＋などのｐ型不純物が導入されたＡｌ_０．３Ｇａ_０．７Ｎからなるｐ型半導体層７を形成する。

この際、たとえば、バリア層８が２５ｎｍの厚みを有するノンドープのＡｌ_０．３Ｇａ_０．７Ｎにより形成されており、ゲート電極５がＮｉ（仕事関数は、５．１５ｅＶ）により形成されている場合、ｐ型半導体層７を、厚み２０ｎｍ以上、アクセプタ濃度Ｎ_Ａ１．９×１０^１９ｃｍ^−３以上にすることで、後に完成するヘテロ接合型ＦＥＴのしきい値を正にすることができる。なお、しきい値を正とするためには、バリア層８のアルミニウム組成や厚みなどの組み合わせにもよるが、バリア層８のアルミニウム組成ｘを０．０５以上０．５以下とし、バリア層８の厚みを５ｎｍ以上３０ｎｍ以下とし、ｐ型半導体層７の不純物濃度を１×１０^１７ｃｍ^−３以上１×１０^２０ｃｍ^−３以下とし、ｐ型半導体層７の厚みを５ｎｍ以上３０ｎｍ以下とすれば良い。

図５を参照して、トランジスタを作製する領域外を、たとえばエッチングにより素子分離する。この際、エッチングの代わりに、イオン注入法などを用いて素子分離しても良い（図中には、エッチングによる素子分離が示されている）。

図６を参照して、ｐ型半導体層７上に、所定のパターン形状を有し、ＳｉＯ_２やＳｉＮからなるレジスト膜３１を形成する。イオン注入法を用い、レジスト膜３１をマスクとして、たとえばＳｉ、Ｇｅ（ゲルマニウム）およびＯ（酸素）などのイオンをｐ型半導体層７に注入する。これらのイオンは、ｐ型半導体層７やバリア層８に対してドナーとなるｎ型不純物となる。その後、ＲＴＡ（rapid thermal annealing）またはレーザーアニールなどを用いて、イオンを活性化させる。これにより、後の工程でゲート電極５を形成する領域以外のｐ型半導体層７に半導体層１０を形成することができる。

この半導体層１０の形成に際して、ｎ型不純物の注入条件（注入エネルギーおよびドーズ量）やアニール条件（温度および時間）を適当に制御することによって、半導体層１０をｐ型半導体層７の不純物濃度よりも低い濃度を有するｐ型半導体に形成したり、真性半導体に形成したり、ｎ型半導体に形成したりすることができる。たとえば、注入するｎ型不純物のドーズ量を増加させていくと、その増加に従って半導体層１０のｐ型不純物濃度が低下していき、やがて、半導体層１０がｐ型半導体から真性半導体になる。さらにｎ型不純物のドーズ量を増加させていくと、半導体層１０は、ｎ型半導体となり、そのｎ型不純物濃度も徐々に増加していく。

半導体層１０をｐ型半導体層７の不純物濃度よりも低い濃度を有するｐ型半導体に形成する場合、たとえば、ｐ型半導体層７およびバリア層８を含めた厚みが２５ｎｍであれば、ｎ型不純物としてのＳｉの注入エネルギーをおよそ０．１ｋｅＶから２００ｋｅＶに設定し、ドーズ量をおよそ１×１０^１２ｃｍ^−２以上に設定すればよい。また、アニール処理は、不活性ガス中でおよそ５００℃から１５００℃までの温度で、およそ１分間から３０分間だけ行なえば良い。但し、既に説明したとおり、半導体層１０は、真性半導体またはｎ型半導体から形成されている方がより好ましい。この場合、半導体層１０の不純物濃度がゼロになるか、半導体層１０がｎ型になるように、注入条件およびアニール条件を設定すれば良い。このように、本実施の形態における製造方法によれば、図６に示す工程において、ｎ型不純物を導入する条件を適当に選択するだけで、半導体層１０を所望の状態に容易に変化させることができる。

図７を参照して、半導体層１０上に、たとえば、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｍｏ（モリブデン）およびＷ（タングステン）などの金属からなるソース／ドレイン電極６を、リフトオフ法を用いて形成する。

図８を参照して、ｐ型半導体層７上に、たとえば、Ｐｔ（白金）、ＡｕおよびＮｉ（ニッケル）などの金属、縮退するまでｐ型不純物を導入したＺｎＳｅ（セレン化亜鉛）、ＣｄＳ（硫化カドミウム）およびＧａＮなどの半導体、またはＩｒＳｉ、ＰｔＳｉおよびＮｉＳｉ_２などのシリサイドからなるゲート電極５を、たとえばリフトオフ法を用いて形成する。以上に説明した工程により、ヘテロ接合型ＦＥＴが完成する。

なお、半導体層１０の形成は、ゲート電極５を形成する領域２２以外の領域２１に位置して、ｐ型半導体層７上にｎ型不純物（Ｓｉ、Ｇｅ、Ｏなど）を含む膜（ＳｉＮ膜、ＳｉＯ膜、アモルファスのＳｉ膜など)を形成し、その後、熱処理による拡散法を実施する手法で行なっても良い。この場合、拡散後に形成したＳｉＮ膜、ＳｉＯ膜またはアモルファスのＳｉ膜を、ＨＦ（フッ化水素）またはドライエッチングなどで除去する必要が生じる。

また、上記の製造工程において、図６に示す半導体層１０を形成する工程と、図７に示すソース／ドレイン電極６を形成する工程とは、この順序で行なわれるが、これらの工程と他の工程とは適宜順序を入れ替えても良い。また、図６に示す半導体層１０を形成する工程と、図７に示すソース／ドレイン電極６を形成する工程とは、必ずしも連続して行なう必要はない。たとえば、図６に示す半導体層１０を形成する工程は、図５に示す素子分離の工程の前に行なっても良い。

また、図６に示す半導体層１０を形成する工程の後、ＡｌＧａＮ層を上部に再成長させても良い。このような工程を実施することによって、図２中に示すヘテロ接合型ＦＥＴの構造を得ることができる。この製造方法では、ｐ型半導体層７のバンドギャップは、バリア層８のそれと異なっていても良い。しかし、ｐ型半導体層７のアクセプタをイオン化しやすくするためには、ｐ型半導体層７のバンドギャップをバリア層８のバンドギャップ以上とするのが好ましい。

この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法は、ＳｉＣ基板１の主表面１ａ上にチャネル層３をエピタキシャル成長させる工程と、チャネル層３上に、ｐ型不純物を含み、窒化物半導体からなるバリア層８をエピタキシャル成長させる工程とを備える。バリア層８は、領域２２と、領域２２の両側に位置する領域２１とが規定された頂面８ａを有し、チャネル層３との間にヘテロ接合を形成している。ヘテロ接合型ＦＥＴの製造方法は、さらに、頂面８ａの領域２１にｎ型不純物を導入する工程と、ｎ型不純物を導入する工程の後、頂面８ａの領域２２にゲート電極５を形成し、頂面８ａの領域２１にソース電極およびドレイン電極６を形成する工程とを備える。

このように構成されたヘテロ接合型ＦＥＴおよびその製造方法によれば、まず、ゲート電極５が形成された領域２２の直下に設けたｐ型半導体層７によって、しきい値電圧が正のノーマリオフのトランジスタを実現することができる。また同時に、ゲート電極５から露出する領域２１の直下に設けた半導体層１０によって、バリア層８内の２次元電子ガス濃度を増加させ、エピタキシャル抵抗を低減させることができる。このため、バリア層８にｐ型半導体層７を設けたにもかかわらず、ゲート電極５からソース／ドレイン電極６に向けた位置の寄生抵抗を低くすることができる。これにより、ドレイン電流を増大させるとともに、良好な相互コンダクタンスを得ることができる。

（実施の形態２）
この発明の実施の形態２におけるヘテロ接合型ＦＥＴは、実施の形態１におけるヘテロ接合型ＦＥＴと比較して、部分的に同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図９は、この発明の実施の形態２におけるヘテロ接合型ＦＥＴを示す断面図である。図中では、図１中に示すヘテロ接合型ＦＥＴと比較して、同一またはそれに相当する部材には同じ参照番号を付している。図９を参照して、本実施の形態では、ヘテロ接合型ＦＥＴは、チャネル層３上に設けられ、チャネル層３との境界にヘテロ接合を形成するバリア層５０を備える。バリア層５０は、１ｎｍ以上１０ｎｍ以下の厚みＴを有する。

バリア層５０は、実施の形態１におけるバリア層８と同様の材料から形成されており、半導体層５２とｎ型半導体層５１とから構成されている。半導体層５２は、相対的に小さいｎ型不純物濃度で形成されており、ｎ型半導体層５１は、相対的に大きいｎ型不純物濃度で形成されている。本実施の形態では、半導体層５２は、ノンドープのＡｌ_０．３Ｇａ_０．７Ｎから形成されており、ｎ型半導体層５１は、半導体層５２のｎ型不純物濃度よりも大きいｎ型不純物濃度を有するＡｌ_０．３Ｇａ_０．７Ｎから形成されている。半導体層５２は、真性半導体から形成されていても良い。

ｎ型半導体層５１は、領域２１とチャネル層３との間、つまり平面的に見てゲート電極５と重ならない位置において、ソース／ドレイン電極６に隣り合って形成されている。半導体層５２は、領域２２とチャネル層３との間、つまり平面的に見てゲート電極５と重なり合う位置に形成されており、さらに、チャネル層３とｎ型半導体層５１との間を充填するように形成されている。

実施の形態１におけるｐ型半導体層７による効果と同様に、バリア層５０を薄膜化することによって、バリア層５０におけるピエゾ分極の影響を低減させ、ヘテロ接合型ＦＥＴのしきい値を正にすることができる。このとき、バリア層５０の厚みが１０ｎｍを超える場合、ピエゾ分極の効果が大きくなり、チャネル層３の上部と下部との間の電位差が大きくなってしまう。このため、しきい値電圧を正にして、ノーマリオフのトランジスタを得ることが困難となる。また、バリア層５０の厚みが１ｎｍ未満である場合、十分な量の電子をチャネル層３に供給することができない。加えて、製造工程上、バリア層５０の膜厚の制御が困難となる。

また、ｎ型半導体層５１は、実施の形態１における半導体層１０の機能と同様の機能を発揮する。このため、バリア層８内の２次元電子ガス濃度を増加させるとともに、エピタキシャル抵抗を低減させることとができる。

この発明の実施の形態２におけるヘテロ接合型ＦＥＴは、主表面１ａを有する基板としてのＳｉＣ基板１と、主表面１ａ上に形成されたチャネル層３と、頂面５０ａを有し、チャネル層３上に位置してチャネル層３との間にヘテロ接合を形成し、窒化物半導体からなるバリア層５０と、頂面５０ａ上に形成されたゲート電極５と、頂面５０ａ上に形成され、ゲート電極５の両側に位置するソース電極およびドレイン電極６とを備える。バリア層５０は、１ｎｍ以上１０ｎｍ以下の厚みを有する。バリア層５０は、ゲート電極５が形成された頂面５０ａ上の領域２２とチャネル層３との間に位置し、相対的に小さいｎ型不純物濃度で形成された第１の部分としての半導体層５２と、ゲート電極５から露出する頂面５０ａ上の領域２１とチャネル層３との間に位置し、相対的に大きいｎ型不純物濃度で形成された第２の部分としてのｎ型半導体層５１とを有する。

続いて、図９中に示すヘテロ接合型ＦＥＴの製造する方法について説明する。図１０から図１２は、図９中に示すヘテロ接合型ＦＥＴの製造方法の各工程を示す断面図である。以下、実施の形態１におけるヘテロ接合型ＦＥＴの製造方法と重複する工程については、説明を繰り返さない。

図１０を参照して、エピタキシャル成長法を適用することにより、ＳｉＣ基板１の主表面１ａ上に、バッファ層２およびチャネル層３と、バリア層５０を形成するためのＡｌ_０．３Ｇａ_０．７Ｎ層とを順次形成する。この際、Ａｌ_０．３Ｇａ_０．７Ｎ層の厚みを１ｎｍ以上１０ｎｍ以下に設定する。図１１を参照して、トランジスタを作製する領域外を、たとえばエッチングにより素子分離する。

図１２を参照して、バリア層５０上に、所定のパターン形状を有し、ＳｉＯ_２やＳｉＮからなるレジスト膜６１を形成する。イオン注入法を用い、レジスト膜６１をマスクとして、たとえばＳｉ、ＧｅおよびＯなどのイオンをバリア層５０に注入する。その後、ＲＴＡまたはレーザーアニールなどを用いて、イオンを活性化させる。これにより、後の工程でゲート電極５を形成する領域以外のバリア層５０にｎ型半導体層５１を形成するとともに、残る領域をノンドープのＡｌ_０．３Ｇａ_０．７Ｎからなる半導体層５２とすることができる。

次に、実施の形態１における図７および図８に示す工程を実施し、ソース／ドレイン電極６およびゲート電極５を頂面５０ａ上に形成する。以上の工程により、図９中に示すヘテロ接合型ＦＥＴが完成する。

この発明の実施の形態２におけるヘテロ接合型ＦＥＴの製造方法は、ＳｉＣ基板１の主表面１ａ上にチャネル層３をエピタキシャル成長させる工程と、チャネル層３上に、窒化物半導体からなり、１ｎｍ以上１０ｎｍ以下の厚みを有するバリア層５０をエピタキシャル成長させる工程とを備える。バリア層５０は、領域２２と、領域２２の両側に位置する領域２１とが規定された頂面５０ａを有し、チャネル層３との間にヘテロ接合を形成している。ヘテロ接合型ＦＥＴの製造方法は、さらに、頂面５０ａの領域２１にｎ型不純物を導入する工程と、ｎ型不純物を導入する工程の後、頂面５０ａの領域２２にゲート電極５を形成し、頂面５０ａの領域２１にソース電極およびドレイン電極６を形成する工程とを備える。

このように構成されたヘテロ接合型ＦＥＴおよびその製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１におけるヘテロ接合型ＦＥＴを示す断面図である。 図１中のヘテロ接合型ＦＥＴの変形例を示す断面図である。 図１中のヘテロ接合型ＦＥＴにおいて、得られるエネルギーバンドの一例を示す図である。 この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法の第１工程を示す断面図である。 この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法の第２工程を示す断面図である。 この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法の第３工程を示す断面図である。 この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法の第４工程を示す断面図である。 この発明の実施の形態１におけるヘテロ接合型ＦＥＴの製造方法の第５工程を示す断面図である。 この発明の実施の形態２におけるヘテロ接合型ＦＥＴを示す断面図である。 図９中に示すヘテロ接合型ＦＥＴの製造方法の第１工程を示す断面図である。 図９中に示すヘテロ接合型ＦＥＴの製造方法の第２工程を示す断面図である。 図９中に示すヘテロ接合型ＦＥＴの製造方法の第３工程を示す断面図である。 従来のヘテロ接合型ＦＥＴにおいて、しきい値電圧で得られるエネルギーバンドを示す図である。

符号の説明

１ ＳｉＣ基板、１ａ 主表面、３ チャネル層、５ ゲート電極、６ ソース／ドレイン電極、７ ｐ型半導体層、８，５０ バリア層、８ａ，５０ａ 頂面、１０，５２ 半導体層、２１，２２ 領域、５１ ｎ型半導体層。

Claims (12)

1. 主表面を有する基板と、
   前記主表面上に形成されたチャネル層と、
   頂面を有し、前記チャネル層上に位置して前記チャネル層との間にヘテロ接合を形成し、窒化物半導体からなるバリア層と、
   前記頂面上に形成されたゲート電極と、
   前記頂面上に形成され、前記ゲート電極の両側に位置するソース電極およびドレイン電極とを備え、
   前記バリア層は、前記ゲート電極が形成された前記頂面上の第１領域と前記チャネル層との間に位置する第１の半導体層と、前記ゲート電極から露出する前記頂面上の第２領域と前記チャネル層との間に位置する第２の半導体層とを有し、
   前記第１の半導体層は、第１の濃度を有するｐ型半導体に形成されており、
   前記第２の半導体層は、真性半導体、ｎ型半導体および前記第１の濃度よりも低い第２の濃度を有するｐ型半導体のいずれかに形成されている、半導体装置。
2. 前記バリア層は、前記チャネル層側に正の電荷を誘起する分極を生じ、前記第１の半導体層は、前記バリア層の分極を打ち消す方向に分極し、前記第１の半導体層の分極が、半導体装置のしきい値電圧をゼロ以上とするように、前記第１の半導体層の分布および前記第１の濃度が設定されている、請求項１に記載の半導体装置。
3. 前記第１の半導体層の厚みが、５ｎｍ以上３０ｎｍ以下の範囲にある、請求項２に記載の半導体装置。
4. 前記第１の濃度は、１×１０^１７ｃｍ^−３以上である、請求項２または３に記載の半導体装置。
5. 前記第２の濃度は、１×１０^２０ｃｍ^−３以下である、請求項１から４のいずれか１項に記載の半導体装置。
6. 前記第２の半導体層は、前記頂面上の前記第２領域から前記チャネル層内にまで達している、請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第２の半導体層は、前記第１の濃度よりも高い濃度を有するｎ型半導体に形成されている、請求項１から６のいずれか１項に記載の半導体装置。
8. 主表面を有する基板と、
   前記主表面上に形成されたチャネル層と、
   頂面を有し、前記チャネル層上に位置して前記チャネル層との間にヘテロ接合を形成し、窒化物半導体からなるバリア層と、
   前記頂面上に形成されたゲート電極と、
   前記頂面上に形成され、前記ゲート電極の両側に位置するソース電極およびドレイン電極とを備え、
   前記バリア層は、１ｎｍ以上１０ｎｍ以下の厚みを有し、
   前記バリア層は、前記ゲート電極が形成された前記頂面上の第１領域と前記チャネル層との間に位置し、相対的に小さいｎ型不純物濃度で形成された第１の部分と、前記ゲート電極から露出する前記頂面上の第２領域と前記チャネル層との間に位置し、相対的に大きいｎ型不純物濃度で形成された第２の部分とを有する、半導体装置。
9. 前記チャネル層は、Ｉｎ_ｙＧａ_１−ｙＮ（ｙの範囲：０≦ｙ＜０．５）により形成されており、前記バリア層は、Ｉｎ_ｙＡｌ_ｘＧａ_{１−ｘ−ｙ}Ｎ（ｙの範囲：０≦ｙ＜０．５、ｘの範囲：０＜ｘ≦１）により形成されている、請求項１から８のいずれか１項に記載の半導体装置。
10. 前記基板は、シリコン基板、サファイア基板、ＳｉＣ基板およびＧａＮ基板のいずれかである、請求項１から９のいずれか１項に記載の半導体装置。
11. 基板の主表面上にチャネル層をエピタキシャル成長させる工程と、
    前記チャネル層上に、ｐ型不純物を含み、窒化物半導体からなるバリア層をエピタキシャル成長させる工程とを備え、
    前記バリア層は、第１領域と、前記第１領域の両側に位置する第２領域とが規定された頂面を有し、前記チャネル層との間にヘテロ接合を形成しており、さらに、
    前記頂面の前記第２領域にｎ型不純物を導入する工程と、
    前記ｎ型不純物を導入する工程の後、前記頂面の前記第１領域にゲート電極を形成し、前記頂面の前記第２領域にソース電極およびドレイン電極を形成する工程とを備える、半導体装置の製造方法。
12. 基板の主表面上にチャネル層をエピタキシャル成長させる工程と、
    前記チャネル層上に、窒化物半導体からなり、１ｎｍ以上１０ｎｍ以下の厚みを有するバリア層をエピタキシャル成長させる工程とを備え、
    前記バリア層は、第１領域と、前記第１領域の両側に位置する第２領域とが規定された頂面を有し、前記チャネル層との間にヘテロ接合を形成しており、さらに、
    前記頂面の前記第２領域にｎ型不純物を導入する工程と、
    前記ｎ型不純物を導入する工程の後、前記頂面の前記第１領域にゲート電極を形成し、前記頂面の前記第２領域にソース電極およびドレイン電極を形成する工程とを備える、半導体装置の製造方法。

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