KR101561519B1 - 반도체장치 및 그 제조방법 - Google Patents

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요시타카 카모
요이치 노가미
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미쓰비시덴키 가부시키가이샤
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Abstract

회로부의 도체 손실을 저감하고, 고주파 특성과 신뢰성을 향상시키고, 충전재를 퇴적시키는 것이 용이한 반도체장치 및 그 제조방법을 얻는다. AlxGa1-xN(0≤x≤1)으로 이루어진 버퍼층(2)이 Si 기판(1)의 제1 주표면 위에 형성되어 있다. AlyGa1-yN(0≤y≤1,x≠y)으로 이루어진 에피택셜 결정성장층(5)이 버퍼층(2) 위에 형성되어 있다. 트랜지스터(8)가 에피택셜 결정성장층(5)에 형성되어 있다. 충전재(16)가 Si 기판(1)의 제2 주표면으로부터 버퍼층(2)에 이르는 관통공(15)에 충전되어 있다. 충전재(16)는 버퍼층(2)과 동일한 조성비 x의 AlxGa1-xN으로 이루어진다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, Si 기판 위에 설치한 GaN 또는 AlGaN으로 이루어진 에피택셜 결정성장층에 형성된 전계효과 트랜지스터, 및 전계 트랜지스터를 갖는 MMIC에 관한 것이다.
Si 기판 위에 GaN 또는 AlGaN로 이루어진 에피택셜 결정성장층을 형성하고, 그 에피택셜 결정성장층에 전계효과 트랜지스터를 형성한 반도체장치가 알려져 있다(예를 들면, 특허문헌 1, 2 참조).
일본국 특개 2009-206142호 공보 일본국 특개 2010-67662호 공보
종래의 반도체 장치에서는, 트랜지스터부, 패드부, 배선부, 수동회로부의 아래에는, 수 ㎛의 두께의 GaN 또는 AlGaN을 포함하는 에피층을 개재하여, 100㎛ 정도의 Si 기판이 존재하고 있다. Si 기판의 저항률은, 고저항의 것이라도 10e4Ωcm 정도로서, 고주파 대역용의 반도체장치에 이용되고 있는 반절연성 GaAs 기판이나 SiC 기판에 비해, 4∼5자리나 저항률이 낮다. 이 때문에, 회로부에 있어서 도체 손실이 커져 버린다.
통상, 반도체장치는 기판 이면을 그라운드로 하지만, GaN계 에피층은 통상 수 ㎛ 정도의 두께밖에 없다. 이 때문에, Si 기판의 저항률이 낮으면, 드레인 전극과 기판 이면 사이의 부유 용량(Cds)이, 통상 고주파 대역용의 증폭기에 사용되는 반절연성의 GaAs 기판 또는 SiC 기판을 사용한 반도체장치보다도 커져, 고주파 특성이 열화한다.
또한, Si의 열전도율은 1.5W/cm·K 정도로서, GaN 또는 AlGaN계 반도체장치의 기판으로서 사용되는 SiC에 비해, 열전도율이 낮다. 이 때문에, 트랜지스터 내부에서 발생한 열이 빠져가기 어려워, 반도체장치의 열저항이 상승해 버린다. 특히 고출력용 증폭기로서 사용하는 경우, 동작시의 정션 온도가 상승해 버려 신뢰성의 저하를 초래한다는 문제가 있다.
이 때문에, 특허문헌 1, 2에서는, Si 기판의 일부를 Si보다도 절연성이 높고, 또한 열전도율이 높은 충전재로 충전시킴으로써, 회로부의 도체 손실을 저감하고, 트랜지스터 하부에 있어서 부유 용량(Cds 등)의 증대를 억제해서 고주파 특성을 향상시키고 있었다. Si 기판을 남기지 않는 쪽이 고내압·고주파 동작이 가능하기 때문에, 이들 문헌에서는 Si 기판의 이면으로부터 에피택셜 결정성장층에 이르는 관통공을 형성하고, 그 관통공에 충전재를 충전하고 있었다. 그러나, 에피택셜 결정성장층과 충전재의 격자상수가 달라, 결함이 발생하기 때문에, 충전재를 퇴적시키는 것이 어렵다고 하는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 회로부의 도체 손실을 저감하고, 고주파 특성과 신뢰성을 향상시키고, 충전재를 퇴적시키는 것이 용이한 반도체장치 및 그 제조방법을 얻는 것이다.
본 발명에 관한 반도체장치는, 서로 대향하는 제1 및 제2 주표면을 갖는 Si 기판과, 상기 Si 기판의 상기 제1 주표면 위에 형성되고, AlxGa1-xN(0≤x≤1)으로 이루어진 버퍼층과, 상기 버퍼층 위에 형성되고, AlyGa1-yN(0≤y≤1,x≠y)으로 이루어진 에피택셜 결정성장층과, 상기 에피택셜 결정성장층에 형성된 트랜지스터와, 상기 Si 기판의 상기 제2 주표면으로부터 상기 버퍼층에 이르는 관통공에 충전되고, 상기 버퍼층과 동일한 조성비 x의 AlxGa1-xN으로 이루어진 충전재를 구비한 것을 특징으로 한다.
본 발명에서는 Si 기판의 관통공에 버퍼층과 동일한 조성비 x의 AlxGa1-xN으로 이루어진 충전재를 충전시키기 때문에, 회로부의 도체 손실을 저감하고, 고주파 특성과 신뢰성을 향상시키고, 충전재를 퇴적시키는 것이 용이하다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도다.
도 2는 도 1의 I-II에 따른 단면도다.
도 3은 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도다.
도 4는 본 발명의 실시형태 3에 관한 반도체장치를 나타낸 단면도다.
도 5는 본 발명의 실시형태 4에 관한 반도체장치를 나타낸 단면도다.
도 6은 본 발명의 실시형태 5에 관한 반도체장치를 나타낸 단면도다.
도 7은 본 발명의 실시형태 6에 관한 반도체장치를 나타낸 단면도다.
도 8은 본 발명의 실시형태 7에 관한 반도체장치를 나타낸 단면도다.
본 발명의 실시형태에 관한 반도체장치 및 그 제조방법에 대해서 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도다. 도 2는 도 1의 I-II에 따른 단면도다. Si 기판(1)은 서로 대향하는 제1 및 제2 주표면을 갖는다. AlN으로 이루어진 버퍼층(2)이 Si 기판(1)의 제1 주표면 위의 전체면에 균일하게 형성되어 있다. 버퍼층(2)위로, 순서대로 적층된 GaN층(3)과 AlGaN층(4)을 갖는 에피택셜 결정성장층(5)이 형성되어 있다.
에피택셜 결정성장층(5)의 일부에 활성층 영역(6)이 형성되고, 활성층 영역(6)의 주위에 절연 영역(7)이 절연 주입 등에 의해 형성되어 있다. 트랜지스터(8)가 에피택셜 결정성장층(5)에 형성되어 있다. 구체적으로는, 활성층 영역(6) 위에, 게이트 전극(9)과, 그것의 양측에 배치된 소스 전극(10)과 드레인 전극(11)에 의해 한 쌍을 이루는 전계효과 트랜지스터가 병렬로 늘어서 있다. 이들 활성층 영역(6)과 3개의 전극이 병렬로 늘어선 영역으로 동작 영역을 형성하고 있다. 이 동작 영역을 사이에 끼워 대향하는 위치에 1개 이상의 게이트 패드(12)와 1개 이상의 드레인 패드(13)가 배치되어 있다.
동작 영역 내의 모든 게이트 전극(9)은, 동작 영역의 외측에서 한 개로 모여져, 게이트 패드(12)에 접속되고, 마찬가지로 동작 영역 내의 모든 드레인 전극(11)은, 동작 영역의 외측에서 한 개로 모여져, 드레인 패드(13)에 접속된다. 또한, 소스 전극(10)은, 통상 게이트 패드(12)의 옆에 설치된 소스 패드(14)에 접속된다. 소스 전극(10)과 소스 패드(14)를 접속하는 배선 전극은, 게이트 전극(9)을 묶고 있는 배선 전극 위에 절연막 및 공기를 개재하여 배치되어 있다.
Si 기판(1)의 제2 주표면으로부터 버퍼층(2)에 이르는 관통공(15)이 설치되어 있다. 이 관통공(15)에 AlN으로 이루어진 충전재(16)가 충전되어 있다. 이때, 각 층의 상기한 물질은 일례에 지나지 않고, 버퍼층(2)은 AlxGa1-xN(0≤x≤1), 에피택셜 결정성장층(5)은 AlyGa1-yN(0≤y≤1, x≠y), 충전재(16)는 버퍼층(2)과 동일한 조성비 x의 AlxGa1-xN으로 이루어진다.
이어서, 상기한 반도체장치의 제조방법을 설명한다. 우선, Si 기판(1)의 제1 주표면 위에 AlN의 버퍼층(2)을 형성한다. 다음에, 버퍼층(2) 위에 에피택셜 결정성장층(5)을 형성한다. 다음에, 에피택셜 결정성장층(5)에 트랜지스터(8)를 형성한다. 다음에, Si 기판(1)의 제2 주면에 있어서, 활성층 영역(6)의 아래쪽 이외의 영역을 레지스트로 마스킹한 후, 버퍼층(2)을 스톱퍼층으로서 사용하여, 제2 주표면으로부터 활성층 영역(6) 아래의 Si 기판(1)의 일부를 SF6 등의 불소계 가스에 의해 드라이에칭해서 관통공(15)을 형성한다. 다음에, 스퍼터 또는 CVD를 사용하여, 관통공(15)에 AlN의 충전재(16)를 충전한다.
본 실시형태에서는, Si 기판(1)의 일부를 제거하고, Si보다도 절연성이 높고, 또한 열전도율이 높은 AlxGa1-xN으로 이루어진 충전재(16)로 충전한다. 이에 따라, 회로부의 도체 손실을 저감하고, 트랜지스터 하부에 있어서의 부유 용량(Cds 등)의 증대를 억제해서 고주파 특성을 향상시킬 수 있다. 또한, 트랜지스터(8) 내부로부터 발생하는 열을 충전재(16)를 거쳐 효율적으로 패키지의 금속 베이스로 방열시킬 수 있기 때문에, 신뢰성의 저하를 막을 수 있다.
또한, 충전재(16)는 버퍼층(2)과 동일한 조성비 x의 AlxGa1-xN으로 이루어진다. 따라서, 버퍼층(2)과 충전재(16)가 격자정합하고 있기 때문에, 충전재(16)의 퇴적이 용이하다.
또한, 종래 장치에서는, 고주파 특성을 조금이라도 좋게 하기 위해, 저항률이 102∼104Ωcm인 고저항 Si 기판을 사용하고 있었다. 그러나, 본 실시형태에서는, 트랜지스터 하부 및 회로부, 배선부의 아래는, 절연성이 높은 재료로 충전되어 있기 때문에, 그 이외의 부분에서 Si 기판(1)의 저항률이 낮아도, 반도체장치의 고주파 특성에는 영향을 미치지 않는다. 따라서, Si 기판(1)의 저항률을 104Ωcm 이하로 하여도, 반절연성 기판과 동등한 우수한 고주파 특성을 얻을 수 있다.
통상, 고출력용의 증폭기로서 사용되는 반도체장치에 있어서는, 고출력을 얻기 위해서 동작 전압을 10V 이상의 고전압 상태에서 동작시키는 일이 많다. 따라서, p형의 Si 기판(1)을 사용해도 된다. 이에 따라, 고전계가 걸리는 게이트·드레인 사이에서 발생한 홀을 소스 전극(10) 아래의 p형의 Si 기판(1)으로부터 단거리에 이면으로 뽑을 수 있다. 따라서, 고전계 인가시에 트랜지스터 내부에서 생긴 홀이, 특히 게이트 전극(9) 아래의 에피택셜 결정성장층 내부에 머무는 것을 억제할 수 있다. 이 결과, 활성층 영역(6)에서 균일하게 신뢰성의 향상을 꾀할 수 있다.
또한, 질화물의 버퍼층(2)을 스톱퍼층으로서 사용해서 Si 기판(1)을 에칭함으로써, 관통공(15)의 형성이 용이해진다.
실시형태 2.
도 3은, 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도다. 본 실시형태에서는, 관통공(15) 및 충전재(16)는, 소스 전극(10)의 아래쪽에는 설치되어 있지 않고, 트랜지스터(8)의 드레인 전극(11)의 아래쪽에 설치되어 있다.
고주파 특성의 열화의 원인이 되는 것은, 드레인 전극(11)과 기판 이면 사이의 용량 Cds의 증대이기 때문에, 드레인 전극(11)에 있어서 Si 기판(1)의 일부를 제거해서 충전재(16)로 치환하면 된다. 이에 따라, 실시형태 1과 마찬가지로 고주파 특성을 향상시킬 수 있다. 더구나, 충전재(16)로서 퇴적하는 AlN층의 두께는 실시형태 1에서는 수 ㎛ 정도이지만, 본 실시형태에서는 더욱 더 얇게 할 수 있기 때문에, 충전재(16)의 형성이 용이하다.
실시형태 3.
도 4는, 본 발명의 실시형태 3에 관한 반도체장치를 나타낸 단면도다. Si 기판(1)의 제2 주표면으로부터 트랜지스터(8)의 소스 패드(14)에 이르는 소스 비아홀(17)이 절연 영역(7)에 설치되어 있다. AU 도금 등의 금속막(18)이, 소스 비아홀(17)의 내벽과 Si 기판(1)의 제2 주표면에 설치되고, 소스 패드(14)에 접속되어 있다. 금속막(18)에 의해 접지점까지의 거리를 줄일 수 있기 때문에, 소스 인덕턴스를 저감하여, 고주파 특성을 향상시킬 수 있다.
실시형태 4.
도 5는, 본 발명의 실시형태 4에 관한 반도체장치를 나타낸 단면도다. 충전재(16)를 충전할 때에, 우선 충전재(16)를 Si 기판(1)의 제2 주면 위 및 관통공(15) 내부에 형성한다. 다음에, Si 기판(1)의 제2 주표면에 형성된 충전재(16)를 연삭 또는 CMP 등을 사용해서 깎아 평탄화한다. 드레인 전극(11) 아래에만 충전재(16)를 매립한 상태에서 소스 비아홀(17)을 형성한다. 기판 이면의 여분의 AlN을 깎아냄으로써 플랫한 이면을 형성할 수 있기 때문에, 어셈블리성이 우수한 반도체장치를 얻을 수 있다.
실시형태 5.
도 6은, 본 발명의 실시형태 5에 관한 반도체장치를 나타낸 단면도다. n형의 Si 기판(1)을 사용한다. 절연 영역(7) 내부의 소스 패드(14)의 바로 아래의 버퍼층(2) 및 에피택셜 결정성장층(5)에 설치된 개구를 통해 소스 패드(14)가 n형의 Si 기판(1)에 직접 콘택하고 있다. 이에 따라, 표면의 소스 패드(14)는 n형의 Si 기판(1)을 통해 기판 이면의 금속막(18)과 접속되기 때문에, 소스 비아홀(17)이 불필요하게 된다. 따라서, 실시형태 4와 동일한 효과를 얻으면서, 반도체장치 제작공정을 간략화할 수 있다.
실시형태 6.
도 7은, 본 발명의 실시형태 6에 관한 반도체장치를 나타낸 단면도다. n형의 Si 기판(1)을 사용한다. 활성층 영역(6) 내부의 각 소스 전극(10)의 바로 아래의 버퍼층(2) 및 에피택셜 결정성장층(5)에 설치된 개구를 통해 소스 전극(10)이 n형의 Si 기판(1)에 직접 콘택하고 있다. 이에 따라, 표면의 소스 전극(10)은 n형의 Si 기판(1)을 통해 기판 이면의 금속막(18)과 접속되기 때문에, 절연 영역(7)의 소스 패드(14)가 불필요하게 되어, 칩 패턴을 축소화할 수 있다. 또한, 각 소스 전극(10)으로부터 최단 거리로 금속막(18)까지의 도통을 달성할 수 있다. 이에 따라, 배선 로스, 인덕턴스를 저감 할 수 있어, 더욱 더 고주파 특성을 향상시킬 수 있다.
실시형태 7.
도 8은, 본 발명의 실시형태 7에 관한 반도체장치를 나타낸 단면도다. 실시형태 1의 AlN으로 이루어진 충전재(16) 대신에, 관통공(15) 내부에 1층째로 다이아몬드 박막(19), 2층째로 AlN 또는 Cu의 충전재(20)를 충전한다. 다이아몬드는 반도체 내부에서도 뛰어난 절연성과 열전도성을 갖는다. 이 때문에, 고주파 특성을 더욱 향상시키고, 또한 트랜지스터(8) 내부로부터 발생하는 열을 효율적으로 방열시킬 수 있다. 이때, 다이아몬드만으로 관통공(15)을 매립하면 비용이 드므로, 2층째에 AlN 또는 Cu의 충전재(20)를 퇴적시키고 있다.
1 Si 기판, 2 버퍼층, 5 에피택셜 결정성장층, 8 트랜지스터, 10 소스 전극, 11 드레인 전극, 14 소스 패드, 15 관통공, 16, 20 충전재, 17 소스 비아홀, 18 금속막, 19 다이아몬드 박막

Claims (10)

  1. 서로 대향하는 제1 및 제2 주표면을 갖는 Si 기판과,
    상기 Si 기판의 상기 제1 주표면 위에 형성되고, AlxGa1-xN(0≤x≤1)으로 이루어진 버퍼층과,
    상기 버퍼층 위에 형성되고, AlyGa1-yN(0≤y≤1, x≠y)으로 이루어진 에피택셜 결정성장층과,
    상기 에피택셜 결정성장층에 형성된 트랜지스터와,
    상기 Si 기판의 상기 제2 주표면으로부터 상기 버퍼층에 이르는 관통공에 충전되고, 상기 버퍼층과 동일한 조성비 x의 AlxGa1-xN으로 이루어진 충전재를 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 관통공 및 상기 충전재는, 상기 트랜지스터의 소스 전극의 아래쪽에는 설치되어 있지 않고, 상기 트랜지스터의 드레인 전극의 아래쪽에 설치되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 Si 기판의 상기 제2 주표면으로부터 상기 트랜지스터의 소스 패드에 이르는 소스 비아홀의 내벽과 상기 Si 기판의 상기 제2 주표면에 설치되고, 상기 소스 패드에 접속된 금속막을 더 구비한 것을 특징으로 하는 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 Si 기판은 n형이고, 상기 트랜지스터의 소스 패드의 바로 아래의 상기 버퍼층 및 상기 에피택셜 결정성장층에 설치된 개구를 통해 상기 소스 패드가 상기 Si 기판에 직접 콘택하고 있는 것을 특징으로 하는 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 Si 기판은 n형이고, 상기 트랜지스터의 소스 전극의 바로 아래의 상기 버퍼층 및 상기 에피택셜 결정성장층에 설치된 개구를 통해 상기 소스 전극이 상기 Si 기판에 직접 콘택하고 있는 것을 특징으로 하는 반도체장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 Si 기판의 저항률은 104Ωcm 이하인 것을 특징으로 하는 반도체장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 버퍼층은 AlN인 것을 특징으로 하는 반도체장치.
  8. 서로 대향하는 제1 및 제2 주표면을 갖는 Si 기판의 상기 제1 주표면 위에, AlxGa1-xN(0≤x≤1)으로 이루어진 버퍼층을 형성하는 공정과,
    상기 버퍼층 위에, AlyGa1-yN(0≤y≤1,x≠y)으로 이루어진 에피택셜 결정성장층을 형성하는 공정과,
    상기 에피택셜 결정성장층에 트랜지스터를 형성하는 공정과,
    상기 버퍼층을 스톱퍼층으로서 사용하여, 상기 제2 주표면으로부터 상기 Si 기판을 에칭해서 관통공을 형성하는 공정과,
    상기 관통공에 상기 버퍼층과 동일한 조성비 x의 AlxGa1-xN으로 이루어진 충전재를 충전하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8항에 있어서,
    상기 충전재를 충전하는 공정은,
    상기 충전재를 상기 Si 기판의 상기 제2 주면 위 및 상기 관통공 내부에 형성하는 공정과,
    상기 Si 기판의 상기 제2 주면 위에 형성된 상기 충전재를 깎아서 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 8항 또는 제 9항에 있어서,
    상기 충전재의 충전에 스퍼터 또는 CVD를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
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