JP6809615B2 - 電界効果トランジスタ - Google Patents

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Description

この発明は、電界効果トランジスタに関する。
特許文献１には、基板の表面にドレイン電極、ソース電極およびゲート電極を備えた電界効果トランジスタが開示されている。ドレイン電極、ソース電極およびゲート電極は一方向に並ぶ。基板の裏面側にはドレイン電極、ソース電極およびゲート電極が並ぶ方向に伸びる帯状の金属層が設けられる。基板の裏面側に金属層を設け、活性領域の下で基板を薄くすることで、放熱性が高まることが期待される。さらに、電界効果トランジスタの機械強度の低下を抑制できる。
日本特開平４−１１６８３６号公報
高周波用ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、複数のフィンガーで増幅動作が行われ、複数のフィンガーがそれぞれ出力する複数の高周波信号が出力端子において合成されることがある。この場合、大電力の高周波信号を高い電力付加効率で得るためには、各フィンガーでの増幅動作が均一に行なわれる必要がある。複数の高周波信号の位相が異なると、適切に合成することができず、出力電力および効率の低下が生じる可能性がある。
しかし入力端子からフィンガーまでの電気長およびフィンガーから出力端子までの電気長は各フィンガーによって異なる。このため複数の高周波信号を同位相で合成することが難しく、性能が大きく低下する可能性があった。性能の低下を抑制するための対策として、ＦＥＴの中央部と周辺部で電気長を揃えるための整合回路を各フィンガーに付加することが考えられる。しかし各フィンガーに整合回路を付加することは、ＦＥＴのサイズを大幅に増加させる可能性がある。
ここで、一般にスローウェーブ伝送線路では、信号線路の直下の金属層の数または、信号線路と金属層との距離に依存して電気長が変化する。特許文献１において電極の直下に金属層を複数形成すればスローウェーブ伝送線路と同様の構造が得られる。このため、特許文献１に示される電界効果トランジスタでは、電極の直下の金属層により各フィンガーの電気長が変化する事が考えられる。
しかし、特許文献１の構造では、電極の直下の金属層の数は、全てのフィンガーで同じである。従って、金属層によって各フィンガーの電気長は一様に変化することとなり、電気長を揃える効果は得られない。また、各電極の電気長が長くなると、フィンガーが伸びる方向の電位差が大きくなり、特性が低下し易くなる。さらに、各電極の電気長が長くなると、ＦＥＴ内部で共振が起こり、発振が生じ易くなる。また、特許文献１の構造では、金属層をドレイン電極およびゲート電極へ近づけることにより、不要な寄生容量が増加し、特性が低下する可能性がある。
このように、単純にＦＥＴにスローウェーブ伝送線路の構造を適用することは、熱伝導率が低い基板を用いたときに放熱性が向上できる点を除けばデメリットが大きい。特に、熱伝導率が高い炭化ケイ素または窒化ガリウムを基板として用いた場合、放熱性が向上することによるメリットも小さくなる。
本発明は上述の問題を解決するためになされたものであり、その目的は、高効率な電界効果トランジスタを得ることである。
本願の発明に係る電界効果トランジスタは、半導体基板と、該半導体基板の第１面に設けられ、第１方向に伸びる複数のドレイン電極と、該半導体基板の該第１面に設けられ、該第１方向に伸び、該複数のドレイン電極と互いに交互に並ぶ複数のソース電極と、該半導体基板の該第１面に設けられ、該第１方向に伸び、該複数のソース電極と該複数のドレイン電極との間にそれぞれ設けられた複数のゲート電極と、該複数のゲート電極と接続された入力端子と、該複数のドレイン電極と接続された出力端子と、該半導体基板に該第１面と離れて設けられ、該第１方向と交差する第２方向に伸び、該第１面と垂直な方向から見て該複数のドレイン電極と交差する複数の金属層と、を備え、該複数の金属層は、第１金属層と、該第１金属層よりも長く、該第１面と垂直な方向から見て該第１金属層よりも多くのドレイン電極と交差する第２金属層と、を含み、該複数のドレイン電極のうち該入力端子から該出力端子までの線路長が短いドレイン電極ほど、直下に多くの金属層が設けられる。
本願の発明に係る電界効果トランジスタは、半導体基板と、該半導体基板の第１面に設けられ、第１方向に伸びる複数のドレイン電極と、該半導体基板の該第１面に設けられ、該第１方向に伸び、該複数のドレイン電極と互いに交互に並ぶ複数のソース電極と、該半導体基板の該第１面に設けられ、該第１方向に伸び、該複数のソース電極と該複数のドレイン電極との間にそれぞれ設けられた複数のゲート電極と、該複数のゲート電極と接続された入力端子と、該複数のドレイン電極と接続された出力端子と、該半導体基板に該第１面と離れて設けられ、該第１方向と交差する第２方向に伸び、該第１面と垂直な方向から見て該複数のドレイン電極と交差する複数の金属層と、を備え、該複数のドレイン電極のうち該入力端子から該出力端子までの線路長が短いドレイン電極ほど該複数の金属層との距離が短くなる。
本願の発明に係る電界効果トランジスタでは、入力端子から出力端子までの線路長が短いドレイン電極ほど、直下に多くの金属層が設けられる。ここで、複数のドレイン電極および複数のソース電極と、複数の金属層との間に発生する静電容量により、信号線路の電気長が長くなる。このため、入力端子から出力端子までの線路長が短いドレイン電極ほど、直下に多くの金属層が設けられるようにすることで、出力端子における信号の位相差を抑制できる。従って、高効率な電界効果トランジスタを得ることができる。
本願の発明に係る電界効果トランジスタでは、入力端子から出力端子までの線路長が短いドレイン電極ほど複数の金属層との距離が短くなる。ここで、複数のドレイン電極および複数のソース電極と、複数の金属層との間に発生する静電容量により、信号線路の電気長が長くなる。このため、入力端子から出力端子までの線路長が短いドレイン電極ほど複数の金属層との距離を短くすることで、出力端子における信号の位相差を抑制できる。従って、高効率な電界効果トランジスタを得ることができる。
実施の形態１に係る電界効果トランジスタの平面図である。 実施の形態１に係る電界効果トランジスタの第２方向に沿った断面図である。 実施の形態１に係る電界効果トランジスタの斜視図である。 比較例に係る電界効果トランジスタの平面図である。 スローウェーブ伝送線路の斜視図である。 信号線路の直下の金属層の数に対するスローウェーブ伝送線路の遅延時間の計算結果を説明する図である。 実施の形態２に係る電界効果トランジスタの平面図である。 実施の形態２に係る電界効果トランジスタの第２方向に沿った断面図である。 実施の形態２に係る電界効果トランジスタの斜視図である。 金属層と信号線路との距離に対するスローウェーブ伝送線路の遅延時間の計算結果を説明する図である。 実施の形態３に係る電界効果トランジスタの第２方向に沿った断面図である。
本発明の実施の形態に係る電界効果トランジスタについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る電界効果トランジスタ１００の平面図である。電界効果トランジスタ１００は、高周波用ＦＥＴである。電界効果トランジスタ１００は、半導体基板１０を備える。半導体基板１０の材料としてシリコン、炭化ケイ素、ヒ化ガリウム、窒化ガリウム、リン化インジウムなどを用いることができる。
半導体基板１０の第１面１１には、複数のドレイン電極１２が設けられる。複数のドレイン電極１２は、第１方向に伸びる。第１方向は矢印６１に示される方向である。ドレイン電極１２は金属から形成される。半導体基板１０の第１面１１には、複数のソース電極１４が設けられる。複数のソース電極１４は、第１方向に伸びる。ソース電極１４は金属から形成される。複数のソース電極１４は、複数のドレイン電極１２と互いに交互に並ぶ。
半導体基板１０の第１面１１には、複数のゲート電極１６が設けられる。複数のゲート電極１６は、第１方向に伸びる。ゲート電極１６は金属から形成される。複数のゲート電極１６は、複数のソース電極１４と複数のドレイン電極１２との間にそれぞれ設けられる。ゲート電極１６はゲートフィンガーとも呼ばれる。
複数のゲート電極１６は入力端子１８と接続される。また、複数のドレイン電極１２は出力端子２０と接続される。複数のソース電極１４は、ソースパッド２２と接続される。ソースパッド２２にはバイアホール２４が設けられる。バイアホール２４は半導体基板１０の第１面１１に設けられたソース電極１４などの金属と、第１面１１と反対側の面である第２面に設けられた裏面金属とを接続している。
バイアホール２４は次のように形成される。まず、半導体基板１０を加工し、半導体基板１０を第１面１１から第２面に貫通した孔を形成する。次に、孔に金属の充填またはめっきの形成を行う。
電界効果トランジスタ１００は、複数の金属層３０を備える。複数の金属層３０は、第１方向と交差する第２方向に伸びる。第２方向は、矢印６２に示される方向である。本実施の形態では、第２方向は第１方向と垂直である。複数の金属層３０は、第１面１１と垂直な方向から見て複数のドレイン電極１２と交差する。金属層３０の電位は、グランドでもフロートでも良い。また、複数の金属層３０は第１方向に等間隔に並ぶ。
複数の金属層３０は、第１金属層３１と第２金属層３２とを含む。第２金属層３２は、第１金属層３１よりも長く、第１面１１と垂直な方向から見て第１金属層３１よりも多くのドレイン電極１２と交差する。複数の金属層３０は、第１金属層３１と第２金属層３２とをそれぞれ複数含む。複数の第１金属層３１と複数の第２金属層３２とは、周期的に配置される。本実施の形態では、複数の第１金属層３１と複数の第２金属層３２とは、第１方向に互いに交互に並ぶ。
入力端子１８と出力端子２０とは、半導体基板１０の第１方向と垂直な方向の中央部６５に設けられる。入力端子１８と出力端子２０とは、複数のドレイン電極１２を挟んで対向するように設けられる。複数の金属層３０は、中央部６５に設けられたドレイン電極１２の直下から第２方向の両側に伸びる。なお、図１は電界効果トランジスタ１００を第２面側から見た図である。
図２は、実施の形態１に係る電界効果トランジスタ１００の第２方向に沿った断面図である。複数の金属層３０は、半導体基板１０の第２面１３に設けられる。また、複数の金属層３０は、半導体基板１０に第１面１１と離れて設けられる。各々の金属層３０は、半導体基板１０を完全に貫通することなく、第２面１３から第１面１１に向かって一定の深さまで設けられた未貫通のバイアホールである。金属層３０の形成方法は、孔を貫通しないように設ける以外は、バイアホール２４の形成方法と同様である。
図３は、実施の形態１に係る電界効果トランジスタ１００の斜視図である。バイアホール２４は円柱形である。また、各々の金属層３０は直方体である。バイアホール２４および金属層３０の形状はこれに限らない。なお、図３ではゲート電極１６は省略されている。
電界効果トランジスタ１００には、第１方向に伸びるＦＥＴが複数形成されている。複数のＦＥＴは第２方向に並ぶ。各々のＦＥＴをフィンガーと呼ぶ。電界効果トランジスタ１００は、互いに並列接続された複数のフィンガーを備える。
電界効果トランジスタ１００において、入力端子１８から入力された高周波信号は複数のゲート電極１６へ分配される。分配された高周波信号は、複数のフィンガーにおいてそれぞれ増幅される。その後、高周波信号は出力端子２０でふたたび合成される。これにより、出力端子２０から大電力の高周波信号を生じさせることができる。
図４は、比較例に係る電界効果トランジスタ２００の平面図である。電界効果トランジスタ２００には複数の金属層３０が設けられていない。これ以外の構造は、電界効果トランジスタ１００と同様である。大電力の出力信号を得るには、複数のフィンガーでそれぞれ増幅された複数の高周波信号を合成する際に、複数の高周波信号の位相が一致している必要がある。しかし、大量のフィンガーが形成されたＦＥＴでは、複数の高周波信号の位相の不一致が生じ易い。
その原因の一つとして、ＦＥＴの中央部のフィンガーと周辺部のフィンガーでは入出力端子までの線路長が異なる点がある。図４に示されるように、入力端子１８および出力端子２０は半導体基板１０の中央部６５に設けられている。このため、半導体基板１０の中央部６５のフィンガーは、周辺部のフィンガーよりも入力端子１８から出力端子２０までの線路長が短い。このためにフィンガー間で電気長の差異が生じ、位相の不一致が起こる。この位相の不一致のために、大電力ＦＥＴの出力電力および電力付加効率の大幅な低下が生じる可能性がある。
ここで線路長は、入力端子１８から出力端子２０までの信号線路の物理的な距離を示す。また、電気長は、入力端子１８から出力端子２０までの信号線路が、信号線路を伝播する信号の何波長分に相当するかを意味する。
次に、本実施の形態の効果を説明する。マイクロ波回路によって高周波信号を伝送する際、コプレーナ線路が用いられることがある。コプレーナ線路では、絶縁体の表面に金属から形成された信号線路およびグランド金属が設けられる。さらに、マイクロ波回路では、クロスタイ構造が採用されることがある。クロスタイ構造では、鉄道の線路の枕木のように、信号線路直下に信号線路を横断する複数の金属層が周期的に配置される。
さらに、クロスタイ構造を有するコプレーナ線路は、スローウェーブ伝送線路と呼ばれる。図５は、スローウェーブ伝送線路３００の斜視図である。スローウェーブ伝送線路３００は絶縁体３８０と、絶縁体の３８０の表面に形成された複数の金属層３８１を備える。複数の金属層３８１の上方には、信号線路３８２とグランド金属３８３が設けられる。信号線路３８２とグランド金属３８３は、複数の金属層３８１と上方から見て交差するように設けられる。
スローウェーブ伝送線路３００では、信号線路３８２と、信号線路３８２の直下の金属層３８１との間に静電容量が発生する。さらに、金属層３８１と、金属層３８１の直上のグランド金属３８３との間に静電容量が発生する。このため、スローウェーブ伝送線路３００では、コプレーナ線路と比較して静電容量が増加する。ここで、一般に静電容量が大きい程、信号線路３８２の電気長は長くなる。従って、スローウェーブ伝送線路３００は、コプレーナ線路よりも電気長が長くなる。このため、高周波信号の損失が大きいシリコン基板などで整合回路を作成する場合に、スローウェーブ伝送線路を用いると整合回路が小型化できる。また、金属層３８１によるシールドの効果により、電力の損失を抑制できる。
スローウェーブ伝送線路３００の遅延時間について、シミュレーションを行った。図６は、信号線路３８２の直下の金属層３８１の数に対するスローウェーブ伝送線路３００の遅延時間の計算結果を説明する図である。信号線路３８２の直下にある金属層３８１の数を増加させて解析が行われた。シミュレーションにおいて、スローウェーブ伝送線路３００の長さは３００マイクロメートルとした。各々の金属層３８１の幅は３０マイクロメートルとした。また、金属層３８１と信号線路３８２との距離は３０マイクロメートルとして計算を行った。
図６に示されるように、金属層３８１の数を増やすと遅延時間が増加する。つまり、信号線路３８２の直下に短い周期で複数の金属層３８１を配置すると、遅延時間が増加する。これは、信号線路３８２の電気長が長くなるためである。
ここで、電界効果トランジスタ１００は、ドレイン電極１２を信号線路３８２と、ソース電極１４をグランド金属３８３とみなせばスローウェーブ伝送線路３００と同様の構造を有する。従って、スローウェーブ伝送線路３００における電気長を増加させる効果を、電界効果トランジスタ１００においても得ることができる。
ここで、スローウェーブ伝送線路３００における電気長は、信号線路３８２の直下の金属層３８１の数および金属層３８１と信号線路３８２との距離に依存する。このため、電界効果トランジスタ１００において、入力端子１８から出力端子２０までの線路長に応じて各々のドレイン電極１２の直下の金属層３０の数を調節すれば、各々のドレイン電極１２を伝播する信号の位相を揃えることができる。
次に、複数の金属層３０の配置を決定する手順の一例を説明する。まず、電界効果トランジスタ１００の各々のフィンガーについて、線路長などの測定および電磁界解析を行う。測定および電磁界解析は、入力端子１８、フィンガーおよび出力端子２０を接続する信号線路について行う。これにより複数のフィンガー間の電気長の差異を算出する。
次に、複数のフィンガーの電気長の差異を埋めるように、図６に示される解析結果に基づいて各々のドレイン電極１２の直下に設けられる金属層３０の個数および周期を決定する。以上から、複数のフィンガーの電気長を均一にでき、高周波信号の位相差を抑制できる。
金属層３０とドレイン電極１２との距離は自由に設定できる。しかし、一般的なドレイン電極の幅および半導体基板の誘電率を考慮すると、金属層３０とドレイン電極１２との距離は６０マイクロメートル以下が望ましい。この場合、電気長の拡張効果が得られる。
本実施の形態では、複数のドレイン電極１２のうち入力端子１８から出力端子２０までの線路長が短いドレイン電極１２ほど、直下に多くの金属層３０が設けられる。複数の金属層３０は、複数のドレイン電極１２のうち入力端子１８から出力端子２０までの線路長が最も短いドレイン電極１２の直下から第２方向に伸びる。本実施の形態では、線路長が最も短いドレイン電極１２は中央部６５に設けられたドレイン電極１２である。これにより、線路長が最も短いドレイン電極１２の直下に最も多くの金属層３０が配置されることとなる。
さらに、複数の金属層３０は、互いに長さの異なる第１金属層３１と第２金属層３２とを含む。複数の第１金属層３１と複数の第２金属層３２が第１方向に並ぶことで、中央部６５から離れたドレイン電極１２ほど、直下に配置される金属層３０が少なくなる。以上から、線路長が短いドレイン電極１２ほど、直下に多くの金属層３０が設けられる構造が実現できる。
これにより、線路長が短いドレイン電極１２ほど、信号が遅延する。よって、複数のドレイン電極１２間の線路長の差分を、信号の遅延によって打ち消すことができる。つまり、複数のドレイン電極１２の電気長を揃えることができる。従って、出力端子２０において信号の位相差を抑制できる。これにより、電界効果トランジスタ１００を高効率化できる。また、電界効果トランジスタ１００の出力電力を向上できる。
本実施の形態では中央部６５のドレイン電極１２の直下には、６つの金属層３０が配置される。また、半導体基板１０の第２方向の両端部に設けられたドレイン電極１２の直下には金属層３０が配置されていない。中央部６５と両端部に挟まれた領域では、ドレイン電極１２の直下に、３つの金属層３０が配置される。このように、本実施の形態ではドレイン電極１２の直下に配置される金属層３０の数を、線路長に応じて３段階に変えることができる。
また、複数の金属層３０は第１方向に等間隔に並ぶ。さらに、複数の第１金属層３１と複数の第２金属層３２は交互に配置される。このため、複数のドレイン電極１２のうち線路長が短いドレイン電極１２ほど、直下に第１方向に短い間隔で複数の金属層３０が設けられる。つまり、中央部６５のドレイン電極１２には第１方向に短い周期で複数の金属層３０が配置される。また、周辺部のドレイン電極１２には中央部６５と比較して第１方向に長い周期で複数の金属層３０が配置される。この構成によれば、複数の金属層３０による電気長の増加の効果をバランス良く得られる。
ここで、ドレイン電極１２の電気長が長くなると、第１方向の電位差が大きくなり特性が低下し易くなる。また、発振が生じ易くなる。このため、電気長は短いほうが望ましい。また、電極の下に金属層３０が配置されることで、寄生容量が増加し易くなる。これに対し、本実施の形態では、半導体基板１０の第２方向の両端部に設けられたドレイン電極１２の直下には金属層３０が配置されていない。これにより、電気長の平均値を抑制できる。さらに、寄生容量を抑制できる。従って、特性の低下を抑制できる。
また、多数のフィンガーを有する大電力用ＦＥＴの場合、高周波信号の位相の不一致による合成損失の影響が大きい。このため、金属層３０により寄生容量の増加などが発生したとしても、電気長の均一化による合成損失の抑制の効果の方が電界効果トランジスタ１００の特性に大きく寄与する。従って、複数の金属層３０を設けることにより、電界効果トランジスタ１００の性能を向上できる。
また、本実施の形態では信号の位相差の抑制のために、整合回路を設ける必要がない。従って、電界効果トランジスタ１００を小型化できる。
また、半導体基板１０に複数の金属層３０が設けられることで、増幅動作によって各フィンガーで発生する熱を効率よく放熱できる。従って、電界効果トランジスタ１００の信頼性を向上できる。特に、熱伝導率の低いヒ化ガリウムまたはリン化インジウムを半導体基板１０として用いた場合に、第２面１３側への放熱性を高めることで、信頼性を向上できる。
なお、金属層３０とドレイン電極１２との間の静電容量の確保のため、複数の金属層３０は例えば、半導体基板１０のうちドレイン、ソース等が設けられる活性層よりも第２面１３側に設けられると良い。このとき、複数の金属層３０と第１面１１との間は、半導体基板１０の活性層よりも抵抗値の高い部分に隔てられる。
本実施の形態の変形例として、第１方向と第２方向は垂直でなくても良い。つまり、複数の金属層３０は第１方向と垂直な方向に対して傾斜していても良い。また、電界効果トランジスタ１００が備えるドレイン電極１２、ソース電極１４およびゲート電極１６の数は図１に示されるものに限らない。
また、本実施の形態では電界効果トランジスタ１００は３つの第１金属層３１と３つの第２金属層３２を備えるが、第１金属層３１と第２金属層３２の数はこれに限らない。また、複数の第１金属層３１と複数の第２金属層３２との配置は、本実施の形態で示したものに限らない。例えば、一対の第１金属層３１の間に複数の第２金属層３２が配置されていても良い。また、一対の第２金属層３２の間に複数の第１金属層３１が配置されていても良い。また、複数の第１金属層３１と複数の第２金属層３２とは、周期的に配置されていなくても良い。
本実施の形態の複数の金属層３０には２種類の長さの金属層３０が含まれる。この変形例として、複数の金属層３０は３種類以上の長さの金属層３０を含んでも良い。この場合、各々のドレイン電極１２の直下に配置される金属層３０の数を、線路長に応じて３段階以上に設定できる。従って、信号の位相差をさらに抑制できる。
また、入力端子１８および出力端子２０は中央部６５以外に設けられても良い。例えば、入力端子１８および出力端子２０は半導体基板１０の周辺部に配置されても良い。この場合、線路長が最も短いドレイン電極１２は入力端子１８および出力端子２０に隣接して設けられた周辺部のドレイン電極１２となる。この場合、複数の金属層３０は、周辺部のドレイン電極１２の直下から第２方向に伸びる。
これらの変形は以下の実施の形態に係る電界効果トランジスタについて適宜応用することができる。なお、以下の実施の形態に係る電界効果トランジスタについては実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図７は、実施の形態２に係る電界効果トランジスタ４００の平面図である。電界効果トランジスタ４００は、電界効果トランジスタ１００と複数の金属層４３０の形状が異なる。それ以外の構造は、電界効果トランジスタ１００と同様である。電界効果トランジスタ４００は複数の金属層４３０を備える。複数の金属層４３０の形状は互いに等しい。
図８は、実施の形態２に係る電界効果トランジスタ４００の第２方向に沿った断面図である。図９は、実施の形態２に係る電界効果トランジスタ４００の斜視図である。複数の金属層４３０の各々は、第１面１１と垂直な方向の高さが第２方向に沿って変化する。複数の金属層４３０の各々は、中央部６５から第２方向に離れるほど高さが低くなる。なお、図９ではゲート電極１６が省略されている。
各々の金属層４３０の表面は、一対の第１金属面４３０ａ、一対の第２金属面４３０ｂおよび一対の第３金属面４３０ｃを含む。一対の第１金属面４３０ａは第２面１３と垂直に伸びる。一対の第１金属面４３０ａの第２面１３と反対側の端部からは、一対の第２金属面４３０ｂがそれぞれ伸びる。一対の第２金属面４３０ｂは、一対の第１金属面４３０ａに対して中央部６５に向かって傾斜している。一対の第２金属面４３０ｂの一対の第１金属面４３０ａと反対側の端部からは、一対の第３金属面４３０ｃがそれぞれ伸びる。一対の第３金属面４３０ｃは、一対の第２金属面４３０ｂに対して中央部６５に向かって傾斜している。一対の第３金属面４３０ｃは中央部６５で互いに接続される。
複数の金属層４３０の各々は、中央部６５から第２方向に離れるほど第１面１１との距離が大きくなる。複数の金属層４３０の各々は、中央部６５のフィンガーの直下において、半導体基板１０の周辺部よりも深く加工された未貫通のバイアホールである。
次に、本実施の形態の効果を説明する。スローウェーブ伝送線路による電気長の拡張効果は、信号線路の直下における複数の金属層の数だけでなく、信号線路と複数の金属層との距離によっても変化する。図１０は、金属層と信号線路との距離に対するスローウェーブ伝送線路の遅延時間の計算結果を説明する図である。遅延時間のシミュレーションでは、スローウェーブ伝送線路の長さを３００マイクロメートルとした。また、金属層の幅を３０マイクロメートルとした。また、６つの金属層が信号線路の直下に等間隔に配置されているものとした。
図１０に示されるように、複数の金属層が信号線路に近づくほど、遅延時間が増加する解析結果が得られた。これは、複数の金属層が信号線路に近づくほど、信号線路の静電容量が増加し、電気長が長くなるためである。以上から、本実施の形態では、線路長に応じて複数の金属層４３０と複数のドレイン電極１２との距離を調節することで、複数のドレイン電極１２の電気長を揃えることができる。従って、複数の金属層４３０の高さの調整によって、出力端子２０における高周波信号の位相差を抑制できる。
各々のドレイン電極１２と複数の金属層４３０との距離を定量的に決める手段を説明する。まず、実施の形態１と同様に、複数のフィンガー間の電気長の差異を見積もる。次に、図１０の解析結果に基づいて複数のフィンガーの電気長が揃うように、各々のドレイン電極１２と複数の金属層４３０との距離を決定する。以上から、高周波信号の位相差を抑制でき、電界効果トランジスタ４００の出力電力および電力付加効率の向上が図れる。なお、複数の金属層４３０とドレイン電極１２との距離は６０マイクロメートル以下が望ましい。
本実施の形態では、入力端子１８から出力端子２０までの線路長が短い中央部６５では、周辺部と比較して複数の金属層４３０と複数のドレイン電極１２とを近接させる。これにより、中央部６５のフィンガーで電気長を増加させる。逆に入力端子１８から出力端子２０までの線路長が長い半導体基板１０の周辺部では、中央部６５と比較して複数の金属層４３０と複数のドレイン電極１２との距離を広げる。これにより、周辺部のフィンガーで電気長の増加を抑制する。
このように、本実施の形態では、複数のドレイン電極１２のうち入力端子１８から出力端子２０までの線路長が短いドレイン電極１２ほど複数の金属層４３０との距離が短くなる。これにより、線路長が短いドレイン電極１２ほど、信号が遅延する。よって、複数のドレイン電極１２間の線路長の差分を、信号の遅延によって打ち消すことができる。つまり、出力端子２０において信号の位相差を抑制できる。従って、電界効果トランジスタ４００を高効率化できる。
本実施の形態では、半導体基板１０の加工時間または半導体基板１０の加工レートの変更によって、複数の金属層４３０の高さの調整ができる。このため、１つの加工用マスクを用いて、複数の形状の金属層４３０を形成できる。従って、金属層４３０の形状を変更するのに、新たな加工用マスクを用意する必要がない。これにより、金属層４３０の適切な形状を実験で見出すことが容易となる。
各々の金属層４３０の形状は、図８に示されるものに限らない。各々の金属層４３０の形状として、線路長が短いドレイン電極１２ほど複数の金属層４３０との距離が短くなるあらゆる形状を採用できる。例えば、金属層４３０の表面は曲面を含んでも良い。また、金属層４３０は第１方向に垂直な断面視において三角形であっても良い。
実施の形態３．
図１１は、実施の形態３に係る電界効果トランジスタ５００の第２方向に沿った断面図である。電界効果トランジスタ５００は、電界効果トランジスタ１００と複数の金属層５３０の形状が異なる。それ以外の構造は、電界効果トランジスタ１００と同様である。複数の金属層５３０は、半導体基板１０の第２面１３と離れて設けられる。複数の金属層５３０は、半導体基板１０の第２面１３に設けられた裏面金属と分離されている。
上述したようにソース電極１４は、コプレーナ線路のグランド金属と見なすことができる。このとき、ソース電極１４と半導体基板１０内部の金属層５３０とが電気的に結合する。これにより、電気長の拡張効果が得られる。ここで、金属層５３０が裏面金属と分離している場合、実施の形態１、２と比較して電気長の拡張効果は弱まる。しかし、金属層５３０が裏面金属と分離されることで、寄生容量の増加は抑制される。このため、複数の金属層５３０による寄生容量の増加を抑制したい場合には、図１１に示されるように、複数の金属層５３０と第２面１３とを分離しても良い。
次に、金属層５３０の形成方法を説明する。まず、半導体基板１０を第２面１３から第１面１１に向かって一定の深さまで加工し、孔を形成する。次に、孔の内部に裏面金属と接続しない位置まで、金属を充填する。または、孔の内部にめっきを形成しても良い。以上から、裏面金属と分離した金属層５３０を作成できる。また、孔の内部に金属を充填した後に、さらに第２面１３と同じ高さまで孔に絶縁体を充填しても良い。これにより、中空部が形成されることによる機械強度の低下を防止できる。
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
１００、４００、５００ 電界効果トランジスタ、 １０ 半導体基板、 １１ 第１面、 １２ ドレイン電極、 １３ 第２面、 １４ ソース電極、 １６ ゲート電極、 １８ 入力端子、 ２０ 出力端子、 ３０、４３０、５３０ 金属層、 ３１ 第１金属層、 ３２ 第２金属層、 ６５ 中央部

Claims (10)

  1. 半導体基板と、
    前記半導体基板の第１面に設けられ、第１方向に伸びる複数のドレイン電極と、
    前記半導体基板の前記第１面に設けられ、前記第１方向に伸び、前記複数のドレイン電極と互いに交互に並ぶ複数のソース電極と、
    前記半導体基板の前記第１面に設けられ、前記第１方向に伸び、前記複数のソース電極と前記複数のドレイン電極との間にそれぞれ設けられた複数のゲート電極と、
    前記複数のゲート電極と接続された入力端子と、
    前記複数のドレイン電極と接続された出力端子と、
    前記半導体基板に前記第１面と離れて設けられ、前記第１方向と交差する第２方向に伸び、前記第１面と垂直な方向から見て前記複数のドレイン電極と交差する複数の金属層と、
    を備え、
    前記複数の金属層は、第１金属層と、前記第１金属層よりも長く、前記第１面と垂直な方向から見て前記第１金属層よりも多くのドレイン電極と交差する第２金属層と、を含み、
    前記複数のドレイン電極のうち前記入力端子から前記出力端子までの線路長が短いドレイン電極ほど、直下に多くの金属層が設けられることを特徴とする電界効果トランジスタ。
  2. 前記複数の金属層は、前記複数のドレイン電極のうち前記線路長が最も短いドレイン電極の直下から前記第２方向に伸びることを特徴とする請求項１に記載の電界効果トランジスタ。
  3. 前記入力端子と前記出力端子とは、前記半導体基板の前記第１方向と垂直な方向の中央部に前記複数のドレイン電極を挟んで設けられ、
    前記複数の金属層は、前記中央部に設けられたドレイン電極の直下から前記第２方向の両側に伸びることを特徴とする請求項１または２に記載の電界効果トランジスタ。
  4. 前記複数の金属層は前記第１方向に等間隔に並び、
    前記複数のドレイン電極のうち前記線路長が短いドレイン電極ほど、直下に前記第１方向に短い間隔で前記複数の金属層が設けられることを特徴とする請求項１〜３の何れか１項に記載の電界効果トランジスタ。
  5. 前記複数の金属層は、前記第１金属層と前記第２金属層とをそれぞれ複数含み、
    前記複数の第１金属層と前記複数の第２金属層とは、前記第１方向に互いに交互に並ぶことを特徴とする請求項１〜４の何れか１項に記載の電界効果トランジスタ。
  6. 半導体基板と、
    前記半導体基板の第１面に設けられ、第１方向に伸びる複数のドレイン電極と、
    前記半導体基板の前記第１面に設けられ、前記第１方向に伸び、前記複数のドレイン電極と互いに交互に並ぶ複数のソース電極と、
    前記半導体基板の前記第１面に設けられ、前記第１方向に伸び、前記複数のソース電極と前記複数のドレイン電極との間にそれぞれ設けられた複数のゲート電極と、
    前記複数のゲート電極と接続された入力端子と、
    前記複数のドレイン電極と接続された出力端子と、
    前記半導体基板に前記第１面と離れて設けられ、前記第１方向と交差する第２方向に伸び、前記第１面と垂直な方向から見て前記複数のドレイン電極と交差する複数の金属層と、
    を備え、
    前記複数のドレイン電極のうち前記入力端子から前記出力端子までの線路長が短いドレイン電極ほど前記複数の金属層との距離が短くなることを特徴とする電界効果トランジスタ。
  7. 前記複数の金属層の各々は、前記第１面と垂直な方向の高さが前記第２方向に沿って変化することを特徴とする請求項６に記載の電界効果トランジスタ。
  8. 前記入力端子と前記出力端子とは、前記半導体基板の前記第１方向と垂直な方向の中央部に前記複数のドレイン電極を挟んで設けられ、
    前記複数の金属層の各々は、前記中央部から前記第２方向に離れるほど前記高さが低くなることを特徴とする請求項７に記載の電界効果トランジスタ。
  9. 前記複数の金属層は、前記半導体基板の前記第１面と反対側の面である第２面に設けられることを特徴とする請求項１〜８の何れか１項に記載の電界効果トランジスタ。
  10. 前記複数の金属層は、前記半導体基板の前記第１面と反対側の面である第２面と離れて設けられることを特徴とする請求項１〜８の何れか１項に記載の電界効果トランジスタ。
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