KR102351759B1 - 전계 효과 트랜지스터 - Google Patents

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신스케 와타나베
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미쓰비시덴키 가부시키가이샤
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Abstract

본원의 발명과 관련되는 전계 효과 트랜지스터는, 반도체 기판과, 반도체 기판의 제 1 면에 마련되고, 제 1 방향으로 연장되는 복수의 드레인 전극과, 복수의 드레인 전극과 서로 교대로 늘어서는 복수의 소스 전극과, 복수의 소스 전극과 복수의 드레인 전극의 사이에 각각 마련된 복수의 게이트 전극과, 복수의 게이트 전극과 접속된 입력 단자와, 복수의 드레인 전극과 접속된 출력 단자와, 반도체 기판에 제 1 면과 떨어져 마련되고, 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수의 금속층을 구비하고, 복수의 금속층은, 제 1 금속층과, 제 1 금속층보다 길고, 제 1 면과 수직인 방향으로부터 보아 제 1 금속층보다 많은 드레인 전극과 교차하는 제 2 금속층을 포함하고, 복수의 드레인 전극 중 입력 단자로부터 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록, 직하에 많은 금속층이 마련된다.

Description

전계 효과 트랜지스터
본 발명은, 전계 효과 트랜지스터에 관한 것이다.
특허문헌 1에는, 기판의 표면에 드레인 전극, 소스 전극 및 게이트 전극을 구비한 전계 효과 트랜지스터가 개시되어 있다. 드레인 전극, 소스 전극 및 게이트 전극은 한 방향으로 늘어선다. 기판의 이면 측에는 드레인 전극, 소스 전극 및 게이트 전극이 늘어서는 방향으로 연장되는 띠 형상의 금속층이 마련된다. 기판의 이면 측에 금속층을 마련하고, 활성 영역의 아래에서 기판을 얇게 함으로써, 방열성이 높아지는 것이 기대된다. 또한, 전계 효과 트랜지스터의 기계 강도의 저하를 억제할 수 있다.
특허문헌 1 : 일본 특허 공개 1992-116836호 공보
고주파용 FET(Field Effect Transistor)에서는, 복수의 핑거에서 증폭 동작이 행하여지고, 복수의 핑거가 각각 출력하는 복수의 고주파 신호가 출력 단자에 있어서 합성되는 경우가 있다. 이 경우, 큰 전력의 고주파 신호를 높은 전력 부가 효율로 얻기 위해서는, 각 핑거에서의 증폭 동작이 균일하게 행하여질 필요가 있다. 복수의 고주파 신호의 위상이 상이하면, 적절히 합성할 수 없고, 출력 전력 및 효율의 저하가 발생할 가능성이 있다.
그러나 입력 단자로부터 핑거까지의 전기 길이 및 핑거로부터 출력 단자까지의 전기 길이는 각 핑거에 따라서 상이하다. 이 때문에 복수의 고주파 신호를 동 위상에서 합성하는 것이 어렵고, 성능이 크게 저하할 가능성이 있었다. 성능의 저하를 억제하기 위한 대책으로서, FET의 중앙부와 주변부에서 전기 길이를 동등하게 하기 위한 정합 회로를 각 핑거에 부가하는 것이 생각된다. 그러나 각 핑거에 정합 회로를 부가하는 것은, FET의 사이즈를 대폭 증가시킬 가능성이 있다.
여기서, 일반적으로 슬로우 웨이브 전송 선로에서는, 신호 선로의 직하의 금속층의 수 또는, 신호 선로와 금속층의 거리에 의존하여 전기 길이가 변화한다. 특허문헌 1에 있어서 전극의 직하에 금속층을 복수 형성하면 슬로우 웨이브 전송 선로와 마찬가지의 구조가 얻어진다. 이 때문에, 특허문헌 1에 나타내어지는 전계 효과 트랜지스터에서는, 전극의 직하의 금속층에 의해 각 핑거의 전기 길이가 변화하는 것이 생각된다.
그러나, 특허문헌 1의 구조에서는, 전극의 직하의 금속층의 수는, 모든 핑거에서 동일하다. 따라서, 금속층에 의해 각 핑거의 전기 길이는 균일하게 변화하게 되고, 전기 길이를 동등하게 하는 효과는 얻을 수 없다. 또한, 각 전극의 전기 길이가 길어지면, 핑거가 연장되는 방향의 전위차가 커지고, 특성이 저하하기 쉬워진다. 또한, 각 전극의 전기 길이가 길어지면, FET 내부에서 공진이 일어나고, 발진이 발생하기 쉬워진다. 또한, 특허문헌 1의 구조에서는, 금속층을 드레인 전극 및 게이트 전극에 접근시키는 것에 의해, 불필요한 기생 용량이 증가하고, 특성이 저하할 가능성이 있다.
이와 같이, 단순하게 FET에 슬로우 웨이브 전송 선로의 구조를 적용하는 것은, 열전도율이 낮은 기판을 이용했을 때에 방열성을 향상시킬 수 있는 점을 제외하면 단점이 크다. 특히, 열전도율이 높은 탄화규소 또는 질화갈륨을 기판으로서 이용한 경우, 방열성이 향상되는 것에 의한 장점도 작아진다.
본 발명은 상술한 문제를 해결하기 위해 이루어진 것이고, 그 목적은, 고효율의 전계 효과 트랜지스터를 얻는 것이다.
본원의 발명과 관련되는 전계 효과 트랜지스터는, 반도체 기판과, 그 반도체 기판의 제 1 면에 마련되고, 제 1 방향으로 연장되는 복수의 드레인 전극과, 그 반도체 기판의 그 제 1 면에 마련되고, 그 제 1 방향으로 연장되고, 그 복수의 드레인 전극과 서로 교대로 늘어서는 복수의 소스 전극과, 그 반도체 기판의 그 제 1 면에 마련되고, 그 제 1 방향으로 연장되고, 그 복수의 소스 전극과 그 복수의 드레인 전극의 사이에 각각 마련된 복수의 게이트 전극과, 그 복수의 게이트 전극과 접속된 입력 단자와, 그 복수의 드레인 전극과 접속된 출력 단자와, 그 반도체 기판에 그 제 1 면과 떨어져 마련되고, 그 제 1 방향과 교차하는 제 2 방향으로 연장되고, 그 제 1 면과 수직인 방향으로부터 보아 그 복수의 드레인 전극과 교차하는 복수의 금속층을 구비하고, 그 복수의 금속층은, 제 1 금속층과, 그 제 1 금속층보다 길고, 그 제 1 면과 수직인 방향으로부터 보아 그 제 1 금속층보다 많은 드레인 전극과 교차하는 제 2 금속층을 포함하고, 그 복수의 드레인 전극 중 그 입력 단자로부터 그 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록, 직하에 많은 금속층이 마련된다.
본원의 발명과 관련되는 전계 효과 트랜지스터는, 반도체 기판과, 그 반도체 기판의 제 1 면에 마련되고, 제 1 방향으로 연장되는 복수의 드레인 전극과, 그 반도체 기판의 그 제 1 면에 마련되고, 그 제 1 방향으로 연장되고, 그 복수의 드레인 전극과 서로 교대로 늘어서는 복수의 소스 전극과, 그 반도체 기판의 그 제 1 면에 마련되고, 그 제 1 방향으로 연장되고, 그 복수의 소스 전극과 그 복수의 드레인 전극의 사이에 각각 마련된 복수의 게이트 전극과, 그 복수의 게이트 전극과 접속된 입력 단자와, 그 복수의 드레인 전극과 접속된 출력 단자와, 그 반도체 기판에 그 제 1 면과 떨어져 마련되고, 그 제 1 방향과 교차하는 제 2 방향으로 연장되고, 그 제 1 면과 수직인 방향으로부터 보아 그 복수의 드레인 전극과 교차하는 복수의 금속층을 구비하고, 그 복수의 드레인 전극 중 그 입력 단자로부터 그 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록 그 복수의 금속층과의 거리가 짧아진다.
본원의 발명과 관련되는 전계 효과 트랜지스터에서는, 입력 단자로부터 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록, 직하에 많은 금속층이 마련된다. 여기서, 복수의 드레인 전극 및 복수의 소스 전극과, 복수의 금속층의 사이에 발생하는 정전 용량에 의해, 신호 선로의 전기 길이가 길어진다. 이 때문에, 입력 단자로부터 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록, 직하에 많은 금속층이 마련되도록 함으로써, 출력 단자에 있어서의 신호의 위상차를 억제할 수 있다. 따라서, 고효율의 전계 효과 트랜지스터를 얻을 수 있다.
본원의 발명과 관련되는 전계 효과 트랜지스터에서는, 입력 단자로부터 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록 복수의 금속층과의 거리가 짧아진다. 여기서, 복수의 드레인 전극 및 복수의 소스 전극과, 복수의 금속층의 사이에 발생하는 정전 용량에 의해, 신호 선로의 전기 길이가 길어진다. 이 때문에, 입력 단자로부터 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록 복수의 금속층과의 거리를 짧게 함으로써, 출력 단자에 있어서의 신호의 위상차를 억제할 수 있다. 따라서, 고효율의 전계 효과 트랜지스터를 얻을 수 있다.
도 1은 실시의 형태 1과 관련되는 전계 효과 트랜지스터의 평면도이다.
도 2는 실시의 형태 1과 관련되는 전계 효과 트랜지스터의 제 2 방향을 따른 단면도이다.
도 3은 실시의 형태 1과 관련되는 전계 효과 트랜지스터의 사시도이다.
도 4는 비교예와 관련되는 전계 효과 트랜지스터의 평면도이다.
도 5는 슬로우 웨이브 전송 선로의 사시도이다.
도 6은 신호 선로의 직하의 금속층의 수에 대한 슬로우 웨이브 전송 선로의 지연 시간의 계산 결과를 설명하는 도면이다.
도 7은 실시의 형태 2와 관련되는 전계 효과 트랜지스터의 평면도이다.
도 8은 실시의 형태 2와 관련되는 전계 효과 트랜지스터의 제 2 방향을 따른 단면도이다.
도 9는 실시의 형태 2와 관련되는 전계 효과 트랜지스터의 사시도이다.
도 10은 금속층과 신호 선로의 거리에 대한 슬로우 웨이브 전송 선로의 지연 시간의 계산 결과를 설명하는 도면이다.
도 11은 실시의 형태 3과 관련되는 전계 효과 트랜지스터의 제 2 방향을 따른 단면도이다.
본 발명의 실시의 형태와 관련되는 전계 효과 트랜지스터에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1은 실시의 형태 1과 관련되는 전계 효과 트랜지스터(100)의 평면도이다. 전계 효과 트랜지스터(100)는, 고주파용 FET이다. 전계 효과 트랜지스터(100)는, 반도체 기판(10)을 구비한다. 반도체 기판(10)의 재료로서 실리콘, 탄화규소, 비화갈륨, 질화갈륨, 인화인듐 등을 이용할 수 있다.
반도체 기판(10)의 제 1 면(11)에는, 복수의 드레인 전극(12)이 마련된다. 복수의 드레인 전극(12)은, 제 1 방향으로 연장된다. 제 1 방향은 화살표(61)로 나타내어지는 방향이다. 드레인 전극(12)은 금속으로 형성된다. 반도체 기판(10)의 제 1 면(11)에는, 복수의 소스 전극(14)이 마련된다. 복수의 소스 전극(14)은, 제 1 방향으로 연장된다. 소스 전극(14)은 금속으로 형성된다. 복수의 소스 전극(14)은, 복수의 드레인 전극(12)과 서로 교대로 늘어선다.
반도체 기판(10)의 제 1 면(11)에는, 복수의 게이트 전극(16)이 마련된다. 복수의 게이트 전극(16)은, 제 1 방향으로 연장된다. 게이트 전극(16)은 금속으로 형성된다. 복수의 게이트 전극(16)은, 복수의 소스 전극(14)과 복수의 드레인 전극(12)의 사이에 각각 마련된다. 게이트 전극(16)은 게이트 핑거라고도 불린다.
복수의 게이트 전극(16)은 입력 단자(18)와 접속된다. 또한, 복수의 드레인 전극(12)은 출력 단자(20)와 접속된다. 복수의 소스 전극(14)은, 소스 패드(22)와 접속된다. 소스 패드(22)에는 비아 홀(via holes)(24)이 마련된다. 비아 홀(24)은 반도체 기판(10)의 제 1 면(11)에 마련된 소스 전극(14) 등의 금속과, 제 1 면(11)과 반대쪽의 면인 제 2 면에 마련된 이면 금속을 접속하고 있다.
비아 홀(24)은 다음과 같이 형성된다. 우선, 반도체 기판(10)을 가공하여, 반도체 기판(10)을 제 1 면(11)으로부터 제 2 면으로 관통한 구멍을 형성한다. 다음으로, 구멍에 금속의 충전 또는 도금의 형성을 행한다.
전계 효과 트랜지스터(100)는, 복수의 금속층(30)을 구비한다. 복수의 금속층(30)은, 제 1 방향과 교차하는 제 2 방향으로 연장된다. 제 2 방향은, 화살표(62)로 나타내어지는 방향이다. 본 실시의 형태에서는, 제 2 방향은 제 1 방향과 수직이다. 복수의 금속층(30)은, 제 1 면(11)과 수직인 방향으로부터 보아 복수의 드레인 전극(12)과 교차한다. 금속층(30)의 전위는, 그라운드이더라도 플로트이더라도 좋다. 또한, 복수의 금속층(30)은 제 1 방향으로 균등한 간격으로 늘어선다.
복수의 금속층(30)은, 제 1 금속층(31)과 제 2 금속층(32)을 포함한다. 제 2 금속층(32)은, 제 1 금속층(31)보다 길고, 제 1 면(11)과 수직인 방향으로부터 보아 제 1 금속층(31)보다 많은 드레인 전극(12)과 교차한다. 복수의 금속층(30)은, 제 1 금속층(31)과 제 2 금속층(32)을 각각 복수 포함한다. 복수의 제 1 금속층(31)과 복수의 제 2 금속층(32)은, 주기적으로 배치된다. 본 실시의 형태에서는, 복수의 제 1 금속층(31)과 복수의 제 2 금속층(32)은, 제 1 방향으로 서로 교대로 늘어선다.
입력 단자(18)와 출력 단자(20)는, 반도체 기판(10)의 제 1 방향과 수직인 방향의 중앙부(65)에 마련된다. 입력 단자(18)와 출력 단자(20)는, 복수의 드레인 전극(12)을 사이에 두고 대향하도록 마련된다. 복수의 금속층(30)은, 중앙부(65)에 마련된 드레인 전극(12)의 직하로부터 제 2 방향의 양측으로 연장된다. 또, 도 1은 전계 효과 트랜지스터(100)를 제 2 면 측으로부터 본 도면이다.
도 2는 실시의 형태 1과 관련되는 전계 효과 트랜지스터(100)의 제 2 방향을 따른 단면도이다. 복수의 금속층(30)은, 반도체 기판(10)의 제 2 면(13)에 마련된다. 또한, 복수의 금속층(30)은, 반도체 기판(10)에 제 1 면(11)과 떨어져 마련된다. 각각의 금속층(30)은, 반도체 기판(10)을 완전하게 관통하는 일 없이, 제 2 면(13)으로부터 제 1 면(11)으로 향해 일정한 깊이까지 마련된 미관통 비아 홀이다. 금속층(30)의 형성 방법은, 구멍을 관통하지 않도록 마련하는 것 이외에는, 비아 홀(24)의 형성 방법과 마찬가지이다.
도 3은 실시의 형태 1과 관련되는 전계 효과 트랜지스터(100)의 사시도이다. 비아 홀(24)은 원기둥 형태이다. 또한, 각각의 금속층(30)은 직방체이다. 비아 홀(24) 및 금속층(30)의 형상은 이것에 한하지 않는다. 또, 도 3에서는 게이트 전극(16)은 생략되어 있다.
전계 효과 트랜지스터(100)에는, 제 1 방향으로 연장되는 FET가 복수 형성되어 있다. 복수의 FET는 제 2 방향으로 늘어선다. 각각의 FET를 핑거라고 부른다. 전계 효과 트랜지스터(100)는, 서로 병렬 접속된 복수의 핑거를 구비한다.
전계 효과 트랜지스터(100)에 있어서, 입력 단자(18)로부터 입력된 고주파 신호는 복수의 게이트 전극(16)에 분배된다. 분배된 고주파 신호는, 복수의 핑거에 있어서 각각 증폭된다. 그 후, 고주파 신호는 출력 단자(20)에서 다시 합성된다. 이것에 의해, 출력 단자(20)로부터 큰 전력의 고주파 신호를 발생시킬 수 있다.
도 4는 비교예와 관련되는 전계 효과 트랜지스터(200)의 평면도이다. 전계 효과 트랜지스터(200)에는 복수의 금속층(30)이 마련되어 있지 않다. 그 이외의 구조는, 전계 효과 트랜지스터(100)와 마찬가지이다. 큰 전력의 출력 신호를 얻으려면, 복수의 핑거에서 각각 증폭된 복수의 고주파 신호를 합성할 때에, 복수의 고주파 신호의 위상이 일치하고 있을 필요가 있다. 그러나, 대량의 핑거가 형성된 FET에서는, 복수의 고주파 신호의 위상의 불일치가 발생하기 쉽다.
그 원인의 하나로서, FET의 중앙부의 핑거와 주변부의 핑거에서는 입출력 단자까지의 선로 길이가 상이한 점이 있다. 도 4에 나타내어지는 바와 같이, 입력 단자(18) 및 출력 단자(20)는 반도체 기판(10)의 중앙부(65)에 마련되어 있다. 이 때문에, 반도체 기판(10)의 중앙부(65)의 핑거는, 주변부의 핑거보다 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이가 짧다. 이 때문에 핑거 사이에서 전기 길이의 차이가 발생하고, 위상의 불일치가 일어난다. 이 위상의 불일치 때문에, 큰 전력 FET의 출력 전력 및 전력 부가 효율의 대폭적인 저하가 발생할 가능성이 있다.
여기서 선로 길이는, 입력 단자(18)로부터 출력 단자(20)까지의 신호 선로의 물리적인 거리를 나타낸다. 또한, 전기 길이는, 입력 단자(18)로부터 출력 단자(20)까지의 신호 선로가, 신호 선로를 전파하는 신호의 몇 파장분에 상당하는지를 의미한다.
다음으로, 본 실시의 형태의 효과를 설명한다. 마이크로파 회로에 의해 고주파 신호를 전송할 때, 코플레이너 선로(coplanar line)가 이용되는 일이 있다. 코플레이너 선로에서는, 절연체의 표면에 금속으로 형성된 신호 선로 및 그라운드 금속이 마련된다. 또한, 마이크로파 회로에서는, 크로스 타이 구조가 채용되는 경우가 있다. 크로스 타이 구조에서는, 철도의 선로의 침목과 같이, 신호 선로 직하에 신호 선로를 횡단하는 복수의 금속층이 주기적으로 배치된다.
또한, 크로스 타이 구조를 갖는 코플레이너 선로는, 슬로우 웨이브 전송 선로라고 불린다. 도 5는 슬로우 웨이브 전송 선로(300)의 사시도이다. 슬로우 웨이브 전송 선로(300)는 절연체(380)와, 절연체(380)의 표면에 형성된 복수의 금속층(381)을 구비한다. 복수의 금속층(381)의 위쪽에는, 신호 선로(382)와 그라운드 금속(383)이 마련된다. 신호 선로(382)와 그라운드 금속(383)은, 복수의 금속층(381)과 위쪽으로부터 보아 교차하도록 마련된다.
슬로우 웨이브 전송 선로(300)에서는, 신호 선로(382)와, 신호 선로(382)의 직하의 금속층(381)의 사이에 정전 용량이 발생한다. 또한, 금속층(381)과, 금속층(381)의 직상의 그라운드 금속(383)의 사이에 정전 용량이 발생한다. 이 때문에, 슬로우 웨이브 전송 선로(300)에서는, 코플레이너 선로와 비교하여 정전 용량이 증가한다. 여기서, 일반적으로 정전 용량이 클수록, 신호 선로(382)의 전기 길이는 길어진다. 따라서, 슬로우 웨이브 전송 선로(300)는, 코플레이너 선로보다 전기 길이가 길어진다. 이 때문에, 고주파 신호의 손실이 큰 실리콘 기판 등에서 정합 회로를 작성하는 경우에, 슬로우 웨이브 전송 선로를 이용하면 정합 회로를 소형화할 수 있다. 또한, 금속층(381)에 의한 실드의 효과에 의해, 전력의 손실을 억제할 수 있다.
슬로우 웨이브 전송 선로(300)의 지연 시간에 대하여, 시뮬레이션을 행하였다. 도 6은 신호 선로(382)의 직하의 금속층(381)의 수에 대한 슬로우 웨이브 전송 선로(300)의 지연 시간의 계산 결과를 설명하는 도면이다. 신호 선로(382)의 직하에 있는 금속층(381)의 수를 증가시켜 해석이 행하여졌다. 시뮬레이션에 있어서, 슬로우 웨이브 전송 선로(300)의 길이는 300마이크로미터로 했다. 각각의 금속층(381)의 폭은 30마이크로미터로 했다. 또한, 금속층(381)과 신호 선로(382)의 거리는 30마이크로미터로 하여 계산을 행하였다.
도 6에 나타내어지는 바와 같이, 금속층(381)의 수를 늘리면 지연 시간이 증가한다. 다시 말해, 신호 선로(382)의 직하에 짧은 주기로 복수의 금속층(381)을 배치하면, 지연 시간이 증가한다. 이것은, 신호 선로(382)의 전기 길이가 길어지기 때문이다.
여기서, 전계 효과 트랜지스터(100)는, 드레인 전극(12)을 신호 선로(382)로, 소스 전극(14)을 그라운드 금속(383)으로 간주하면 슬로우 웨이브 전송 선로(300)와 마찬가지의 구조를 갖는다. 따라서, 슬로우 웨이브 전송 선로(300)에 있어서의 전기 길이를 증가시키는 효과를, 전계 효과 트랜지스터(100)에 있어서도 얻을 수 있다.
여기서, 슬로우 웨이브 전송 선로(300)에 있어서의 전기 길이는, 신호 선로(382)의 직하의 금속층(381)의 수 및 금속층(381)과 신호 선로(382)의 거리에 의존한다. 이 때문에, 전계 효과 트랜지스터(100)에 있어서, 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이에 따라 각각의 드레인 전극(12)의 직하의 금속층(30)의 수를 조절하면, 각각의 드레인 전극(12)을 전파하는 신호의 위상을 동등하게 할 수 있다.
다음으로, 복수의 금속층(30)의 배치를 결정하는 수순의 일례를 설명한다. 우선, 전계 효과 트랜지스터(100)의 각각의 핑거에 대하여, 선로 길이 등의 측정 및 전자계 해석을 행한다. 측정 및 전자계 해석은, 입력 단자(18), 핑거 및 출력 단자(20)를 접속하는 신호 선로에 대하여 행한다. 이것에 의해 복수의 핑거 사이의 전기 길이의 차이를 산출한다.
다음으로, 복수의 핑거의 전기 길이의 차이를 채우도록, 도 6에 나타내어지는 해석 결과에 근거하여 각각의 드레인 전극(12)의 직하에 마련되는 금속층(30)의 개수 및 주기를 결정한다. 이상으로부터, 복수의 핑거의 전기 길이를 균일하게 할 수 있고, 고주파 신호의 위상차를 억제할 수 있다.
금속층(30)과 드레인 전극(12)의 거리는 자유롭게 설정할 수 있다. 그러나, 일반적인 드레인 전극의 폭 및 반도체 기판의 유전율을 고려하면, 금속층(30)과 드레인 전극(12)의 거리는 60마이크로미터 이하가 바람직하다. 이 경우, 전기 길이의 확장 효과를 얻을 수 있다.
본 실시의 형태에서는, 복수의 드레인 전극(12) 중 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이가 짧은 드레인 전극(12)일수록, 직하에 많은 금속층(30)이 마련된다. 복수의 금속층(30)은, 복수의 드레인 전극(12) 중 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이가 가장 짧은 드레인 전극(12)의 직하로부터 제 2 방향으로 연장된다. 본 실시의 형태에서는, 선로 길이가 가장 짧은 드레인 전극(12)은 중앙부(65)에 마련된 드레인 전극(12)이다. 이것에 의해, 선로 길이가 가장 짧은 드레인 전극(12)의 직하에 가장 많은 금속층(30)이 배치되게 된다.
또한, 복수의 금속층(30)은, 서로 길이가 상이한 제 1 금속층(31)과 제 2 금속층(32)을 포함한다. 복수의 제 1 금속층(31)과 복수의 제 2 금속층(32)이 제 1 방향으로 늘어섬으로써, 중앙부(65)로부터 떨어진 드레인 전극(12)일수록, 직하에 배치되는 금속층(30)이 적어진다. 이상으로부터, 선로 길이가 짧은 드레인 전극(12)일수록, 직하에 많은 금속층(30)이 마련되는 구조를 실현할 수 있다.
이것에 의해, 선로 길이가 짧은 드레인 전극(12)일수록, 신호가 지연된다. 따라서, 복수의 드레인 전극(12) 사이의 선로 길이의 차분을, 신호의 지연에 의해 없앨 수 있다. 다시 말해, 복수의 드레인 전극(12)의 전기 길이를 동등하게 할 수 있다. 따라서, 출력 단자(20)에 있어서 신호의 위상차를 억제할 수 있다. 이것에 의해, 전계 효과 트랜지스터(100)의 효율이 향상될 수 있다. 또한, 전계 효과 트랜지스터(100)의 출력 전력을 향상시킬 수 있다.
본 실시의 형태에서는 중앙부(65)의 드레인 전극(12)의 직하에는, 6개의 금속층(30)이 배치된다. 또한, 반도체 기판(10)의 제 2 방향의 양 단부에 마련된 드레인 전극(12)의 직하에는 금속층(30)이 배치되어 있지 않다. 중앙부(65)와 양단부에 끼워진 영역에서는, 드레인 전극(12)의 직하에, 3개의 금속층(30)이 배치된다. 이와 같이, 본 실시의 형태에서는 드레인 전극(12)의 직하에 배치되는 금속층(30)의 수를, 선로 길이에 따라 3단계로 바꿀 수 있다.
또한, 복수의 금속층(30)은 제 1 방향으로 균등한 간격으로 늘어선다. 또한, 복수의 제 1 금속층(31)과 복수의 제 2 금속층(32)은 교대로 배치된다. 이 때문에, 복수의 드레인 전극(12) 중 선로 길이가 짧은 드레인 전극(12)일수록, 직하에 제 1 방향으로 짧은 간격으로 복수의 금속층(30)이 마련된다. 다시 말해, 중앙부(65)의 드레인 전극(12)에는 제 1 방향으로 짧은 주기로 복수의 금속층(30)이 배치된다. 또한, 주변부의 드레인 전극(12)에는 중앙부(65)와 비교하여 제 1 방향으로 긴 주기로 복수의 금속층(30)이 배치된다. 이 구성에 의하면, 복수의 금속층(30)에 의한 전기 길이의 증가의 효과를 균형 잡힌 방식으로 얻을 수 있다.
여기서, 드레인 전극(12)의 전기 길이가 길어지면, 제 1 방향의 전위차가 커져 특성이 저하하기 쉬워진다. 또한, 발진이 발생하기 쉬워진다. 이 때문에, 전기 길이는 짧은 편이 바람직하다. 또한, 전극의 아래에 금속층(30)이 배치됨으로써, 기생 용량이 증가하기 쉬워진다. 이것에 비하여, 본 실시의 형태에서는, 반도체 기판(10)의 제 2 방향의 양 단부에 마련된 드레인 전극(12)의 직하에는 금속층(30)이 배치되어 있지 않다. 이것에 의해, 전기 길이의 평균치를 억제할 수 있다. 또한, 기생 용량을 억제할 수 있다. 따라서, 특성의 저하를 억제할 수 있다.
또한, 다수의 핑거를 갖는 큰 전력용 FET의 경우, 고주파 신호의 위상의 불일치에 의한 합성 손실의 영향이 크다. 이 때문에, 금속층(30)에 의해 기생 용량의 증가 등이 발생했다고 하더라도, 전기 길이의 균일화에 의한 합성 손실의 억제의 효과 쪽이 전계 효과 트랜지스터(100)의 특성에 크게 기여한다. 따라서, 복수의 금속층(30)을 마련하는 것에 의해, 전계 효과 트랜지스터(100)의 성능을 향상시킬 수 있다.
또한, 본 실시의 형태에서는 신호의 위상차의 억제를 위해, 정합 회로를 마련할 필요가 없다. 따라서, 전계 효과 트랜지스터(100)를 소형화할 수 있다.
또한, 반도체 기판(10)에 복수의 금속층(30)이 마련됨으로써, 증폭 동작에 의해 각 핑거에서 발생하는 열을 효율적으로 방열할 수 있다. 따라서, 전계 효과 트랜지스터(100)의 신뢰성을 향상시킬 수 있다. 특히, 열전도율이 낮은 비화갈륨 또는 인화인듐을 반도체 기판(10)으로서 이용한 경우에, 제 2 면(13) 측으로의 방열성을 높임으로써, 신뢰성을 향상시킬 수 있다.
또, 금속층(30)과 드레인 전극(12)의 사이의 정전 용량의 확보를 위해, 복수의 금속층(30)은 예컨대, 반도체 기판(10) 중 드레인, 소스 등이 마련되는 활성층보다 제 2 면(13) 측에 마련되면 된다. 이때, 복수의 금속층(30)은 반도체 기판(10)의 활성층보다 저항치가 높은 부분에 의해 제 1 면(11)으로부터 분리된다.
본 실시의 형태의 변형예로서, 제 1 방향과 제 2 방향은 수직이 아니더라도 좋다. 다시 말해, 복수의 금속층(30)은 제 1 방향과 수직인 방향에 대하여 경사하고 있더라도 좋다. 또한, 전계 효과 트랜지스터(100)가 구비하는 드레인 전극(12), 소스 전극(14) 및 게이트 전극(16)의 수는 도 1에 나타내어지는 것에 한하지 않는다.
또한, 본 실시의 형태에서는 전계 효과 트랜지스터(100)는 3개의 제 1 금속층(31)과 3개의 제 2 금속층(32)을 구비하지만, 제 1 금속층(31)과 제 2 금속층(32)의 수는 이것에 한하지 않는다. 또한, 복수의 제 1 금속층(31)과 복수의 제 2 금속층(32)의 배치는, 본 실시의 형태에서 나타낸 것에 한하지 않는다. 예컨대, 한 쌍의 제 1 금속층(31)의 사이에 복수의 제 2 금속층(32)이 배치되어 있더라도 좋다. 또한, 한 쌍의 제 2 금속층(32)의 사이에 복수의 제 1 금속층(31)이 배치되어 있더라도 좋다. 또한, 복수의 제 1 금속층(31)과 복수의 제 2 금속층(32)은, 주기적으로 배치되어 있지 않더라도 좋다.
본 실시의 형태의 복수의 금속층(30)에는 2종류의 길이의 금속층(30)이 포함된다. 이 변형예로서, 복수의 금속층(30)은 3종류 이상의 길이의 금속층(30)을 포함하더라도 좋다. 이 경우, 각각의 드레인 전극(12)의 직하에 배치되는 금속층(30)의 수를, 선로 길이에 따라 3단계 이상으로 설정할 수 있다. 따라서, 신호의 위상차를 더 억제할 수 있다.
또한, 입력 단자(18) 및 출력 단자(20)는 중앙부(65) 이외에 마련되더라도 좋다. 예컨대, 입력 단자(18) 및 출력 단자(20)는 반도체 기판(10)의 주변부에 배치되더라도 좋다. 이 경우, 선로 길이가 가장 짧은 드레인 전극(12)은 입력 단자(18) 및 출력 단자(20)에 인접하여 마련된 주변부의 드레인 전극(12)이 된다. 이 경우, 복수의 금속층(30)은, 주변부의 드레인 전극(12)의 직하로부터 제 2 방향으로 연장된다.
이들 변형은 이하의 실시의 형태와 관련되는 전계 효과 트랜지스터에 대하여 적절히 응용할 수 있다. 또, 이하의 실시의 형태와 관련되는 전계 효과 트랜지스터에 대해서는 실시의 형태 1과의 공통점이 많으므로, 실시의 형태 1과의 차이점을 중심으로 설명한다.
실시의 형태 2.
도 7은 실시의 형태 2와 관련되는 전계 효과 트랜지스터(400)의 평면도이다. 전계 효과 트랜지스터(400)는, 전계 효과 트랜지스터(100)와 복수의 금속층(430)의 형상이 상이하다. 그 이외의 구조는, 전계 효과 트랜지스터(100)와 마찬가지이다. 전계 효과 트랜지스터(400)는 복수의 금속층(430)을 구비한다. 복수의 금속층(430)의 형상은 서로 동일하다.
도 8은 실시의 형태 2와 관련되는 전계 효과 트랜지스터(400)의 제 2 방향을 따른 단면도이다. 도 9는 실시의 형태 2와 관련되는 전계 효과 트랜지스터(400)의 사시도이다. 복수의 금속층(430)의 각각은, 제 1 면(11)과 수직인 방향의 높이가 제 2 방향을 따라 변화한다. 복수의 금속층(430)의 각각은, 중앙부(65)로부터 제 2 방향으로 멀어질수록 높이가 낮아진다. 또, 도 9에서는 게이트 전극(16)이 생략되어 있다.
각각의 금속층(430)의 표면은, 한 쌍의 제 1 금속면(430a), 한 쌍의 제 2 금속면(430b) 및 한 쌍의 제 3 금속면(430c)을 포함한다. 한 쌍의 제 1 금속면(430a)은 제 2 면(13)과 수직으로 연장된다. 한 쌍의 제 1 금속면(430a)의 제 2 면(13)과 반대쪽의 단부로부터는, 한 쌍의 제 2 금속면(430b)이 각각 연장된다. 한 쌍의 제 2 금속면(430b)은, 한 쌍의 제 1 금속면(430a)에 대하여 중앙부(65)로 향하여 경사하고 있다. 한 쌍의 제 2 금속면(430b)의 한 쌍의 제 1 금속면(430a)과 반대쪽의 단부로부터는, 한 쌍의 제 3 금속면(430c)이 각각 연장된다. 한 쌍의 제 3 금속면(430c)은, 한 쌍의 제 2 금속면(430b)에 대하여 중앙부(65)로 향하여 경사하고 있다. 한 쌍의 제 3 금속면(430c)은 중앙부(65)에서 서로 접속된다.
복수의 금속층(430)의 각각은, 중앙부(65)로부터 제 2 방향으로 멀어질수록 제 1 면(11)과의 거리가 커진다. 복수의 금속층(430)의 각각은, 중앙부(65)의 핑거의 직하에 있어서, 반도체 기판(10)의 주변부보다 깊게 가공된 미관통의 비아 홀이다.
다음으로, 본 실시의 형태의 효과를 설명한다. 슬로우 웨이브 전송 선로에 의한 전기 길이의 확장 효과는, 신호 선로의 직하에 있어서의 복수의 금속층의 수뿐만 아니라, 신호 선로와 복수의 금속층의 거리에 따라서도 변화한다. 도 10은 금속층과 신호 선로의 거리에 대한 슬로우 웨이브 전송 선로의 지연 시간의 계산 결과를 설명하는 도면이다. 지연 시간의 시뮬레이션에서는, 슬로우 웨이브 전송 선로의 길이를 300마이크로미터로 했다. 또한, 금속층의 폭을 30마이크로미터로 했다. 또한, 6개의 금속층이 신호 선로의 직하에 균등한 간격으로 배치되어 있는 것으로 했다.
도 10에 나타내어지는 바와 같이, 복수의 금속층이 신호 선로에 접근할수록, 지연 시간이 증가하는 해석 결과가 얻어졌다. 이것은, 복수의 금속층이 신호 선로에 접근할수록, 신호 선로의 정전 용량이 증가하고, 전기 길이가 길어지기 때문이다. 이상으로부터, 본 실시의 형태에서는, 선로 길이에 따라 복수의 금속층(430)과 복수의 드레인 전극(12)의 거리를 조절함으로써, 복수의 드레인 전극(12)의 전기 길이를 동등하게 할 수 있다. 따라서, 복수의 금속층(430)의 높이의 조정에 의해, 출력 단자(20)에 있어서의 고주파 신호의 위상차를 억제할 수 있다.
각각의 드레인 전극(12)과 복수의 금속층(430)의 거리를 정량적으로 결정하는 수단을 설명한다. 우선, 실시의 형태 1과 마찬가지로, 복수의 핑거 사이의 전기 길이의 차이를 추산한다. 다음으로, 도 10의 해석 결과에 근거하여 복수의 핑거의 전기 길이가 동등하게 되도록, 각각의 드레인 전극(12)과 복수의 금속층(430)의 거리를 결정한다. 이상으로부터, 고주파 신호의 위상차를 억제할 수 있고, 전계 효과 트랜지스터(400)의 출력 전력 및 전력 부가 효율의 향상이 도모된다. 또, 복수의 금속층(430)과 드레인 전극(12)의 거리는 60마이크로미터 이하가 바람직하다.
본 실시의 형태에서는, 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이가 짧은 중앙부(65)에서는, 주변부와 비교하여 복수의 금속층(430)과 복수의 드레인 전극(12)을 근접시킨다. 이것에 의해, 중앙부(65)의 핑거에서 전기 길이를 증가시킨다. 반대로 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이가 긴 반도체 기판(10)의 주변부에서는, 중앙부(65)와 비교하여 복수의 금속층(430)과 복수의 드레인 전극(12)의 거리를 벌린다. 이것에 의해, 주변부의 핑거에서 전기 길이의 증가를 억제한다.
이와 같이, 본 실시의 형태에서는, 복수의 드레인 전극(12) 중 입력 단자(18)로부터 출력 단자(20)까지의 선로 길이가 짧은 드레인 전극(12)일수록 복수의 금속층(430)과의 거리가 짧아진다. 이것에 의해, 선로 길이가 짧은 드레인 전극(12)일수록, 신호가 지연된다. 따라서, 복수의 드레인 전극(12) 사이의 선로 길이의 차분을, 신호의 지연에 의해 없앨 수 있다. 다시 말해, 출력 단자(20)에 있어서 신호의 위상차를 억제할 수 있다. 따라서, 전계 효과 트랜지스터(400)의 효율을 향상시킬 수 있다.
본 실시의 형태에서는, 반도체 기판(10)의 가공 시간 또는 반도체 기판(10)의 가공 레이트의 변경에 의해, 복수의 금속층(430)의 높이의 조정을 할 수 있다. 이 때문에, 1개의 가공용 마스크를 이용하여, 복수의 형상의 금속층(430)을 형성할 수 있다. 따라서, 금속층(430)의 형상을 변경하는데, 새로운 가공용 마스크를 준비할 필요가 없다. 이것에 의해, 금속층(430)의 적절한 형상을 실험으로 찾아내는 것이 용이해진다.
각각의 금속층(430)의 형상은, 도 8에 나타내어지는 것에 한하지 않는다. 각각의 금속층(430)의 형상으로서, 선로 길이가 짧은 드레인 전극(12)일수록 복수의 금속층(430)과의 거리가 짧아지는 모든 형상을 채용할 수 있다. 예컨대, 금속층(430)의 표면은 곡면을 포함하더라도 좋다. 또한, 금속층(430)은 제 1 방향에 수직인 단면도에 있어서 삼각형이더라도 좋다.
실시의 형태 3.
도 11은 실시의 형태 3과 관련되는 전계 효과 트랜지스터(500)의 제 2 방향을 따른 단면도이다. 전계 효과 트랜지스터(500)는, 전계 효과 트랜지스터(100)와 복수의 금속층(530)의 형상이 상이하다. 그 이외의 구조는, 전계 효과 트랜지스터(100)와 마찬가지이다. 복수의 금속층(530)은, 반도체 기판(10)의 제 2 면(13)과 떨어져 마련된다. 복수의 금속층(530)은, 반도체 기판(10)의 제 2 면(13)에 마련된 이면 금속과 분리되어 있다.
상술한 바와 같이 소스 전극(14)은, 코플레이너 선로의 그라운드 금속으로 간주할 수 있다. 이때, 소스 전극(14)과 반도체 기판(10) 내부의 금속층(530)이 전기적으로 결합한다. 이것에 의해, 전기 길이의 확장 효과가 얻어진다. 여기서, 금속층(530)이 이면 금속과 분리되어 있는 경우, 실시의 형태 1, 2와 비교하여 전기 길이의 확장 효과는 약해진다. 그러나, 금속층(530)이 이면 금속과 분리됨으로써, 기생 용량의 증가는 억제된다. 이 때문에, 복수의 금속층(530)에 의한 기생 용량의 증가를 억제하고 싶은 경우에는, 도 11에 나타내어지는 바와 같이, 복수의 금속층(530)과 제 2 면(13)을 분리하더라도 좋다.
다음으로, 금속층(530)의 형성 방법을 설명한다. 우선, 반도체 기판(10)을 제 2 면(13)으로부터 제 1 면(11)으로 향해 일정한 깊이까지 가공하여, 구멍을 형성한다. 다음으로, 구멍의 내부에 이면 금속과 접속하지 않는 위치까지, 금속을 충전한다. 또는, 구멍의 내부에 도금을 형성하더라도 좋다. 이상으로부터, 이면 금속과 분리된 금속층(530)을 작성할 수 있다. 또한, 구멍의 내부에 금속을 충전한 후에, 제 2 면(13)과 동일한 높이까지 구멍에 절연체를 더 충전하더라도 좋다. 이것에 의해, 속이 빈 부분이 형성되는 것에 의한 기계 강도의 저하를 방지할 수 있다.
또, 각 실시의 형태에서 설명한 기술적 특징은 적당히 조합하여 이용하더라도 좋다.
100, 400, 500 : 전계 효과 트랜지스터
10 : 반도체 기판
11 : 제 1 면
12 : 드레인 전극
13 : 제 2 면
14 : 소스 전극
16 : 게이트 전극
18 : 입력 단자
20 : 출력 단자
30, 430, 530 : 금속층
31 : 제 1 금속층
32 : 제 2 금속층
65 : 중앙부

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 제 1 면에 마련되고, 제 1 방향으로 연장되는 복수의 드레인 전극과,
    상기 반도체 기판의 상기 제 1 면에 마련되고, 상기 제 1 방향으로 연장되고, 상기 복수의 드레인 전극과 서로 교대로 늘어서는 복수의 소스 전극과,
    상기 반도체 기판의 상기 제 1 면에 마련되고, 상기 제 1 방향으로 연장되고, 상기 복수의 소스 전극과 상기 복수의 드레인 전극의 사이에 각각 마련된 복수의 게이트 전극과,
    상기 복수의 게이트 전극과 접속된 입력 단자와,
    상기 복수의 드레인 전극과 접속된 출력 단자와,
    상기 반도체 기판에 상기 제 1 면과 떨어져 마련되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고, 상기 제 1 면과 수직인 방향으로부터 보아 상기 복수의 드레인 전극과 교차하는 복수의 금속층
    을 구비하고,
    상기 복수의 금속층은, 제 1 금속층과, 상기 제 1 금속층보다 길고, 상기 제 1 면과 수직인 방향으로부터 보아 상기 제 1 금속층보다 많은 드레인 전극과 교차하는 제 2 금속층을 포함하고,
    상기 복수의 드레인 전극 중 상기 입력 단자로부터 상기 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록, 직하에 많은 금속층이 마련되는
    것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 복수의 금속층은, 상기 복수의 드레인 전극 중 상기 선로 길이가 가장 짧은 드레인 전극의 직하로부터 상기 제 2 방향으로 연장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 입력 단자와 상기 출력 단자는, 상기 반도체 기판의 상기 제 1 방향과 수직인 방향의 중앙부에 상기 복수의 드레인 전극을 사이에 두고 마련되고,
    상기 복수의 금속층은, 상기 중앙부에 마련된 드레인 전극의 직하로부터 상기 제 2 방향의 양측으로 연장되는
    것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 금속층은 상기 제 1 방향으로 균등한 간격으로 늘어서고,
    상기 복수의 드레인 전극 중 상기 선로 길이가 짧은 드레인 전극일수록, 직하에 상기 제 1 방향으로 짧은 간격으로 상기 복수의 금속층이 마련되는
    것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 금속층은, 상기 제 1 금속층과 상기 제 2 금속층을 각각 복수 포함하고,
    상기 복수의 제 1 금속층과 상기 복수의 제 2 금속층은, 상기 제 1 방향으로 서로 교대로 늘어서는
    것을 특징으로 하는 전계 효과 트랜지스터.
  6. 반도체 기판과,
    상기 반도체 기판의 제 1 면에 마련되고, 제 1 방향으로 연장되는 복수의 드레인 전극과,
    상기 반도체 기판의 상기 제 1 면에 마련되고, 상기 제 1 방향으로 연장되고, 상기 복수의 드레인 전극과 서로 교대로 늘어서는 복수의 소스 전극과,
    상기 반도체 기판의 상기 제 1 면에 마련되고, 상기 제 1 방향으로 연장되고, 상기 복수의 소스 전극과 상기 복수의 드레인 전극의 사이에 각각 마련된 복수의 게이트 전극과,
    상기 복수의 게이트 전극과 접속된 입력 단자와,
    상기 복수의 드레인 전극과 접속된 출력 단자와,
    상기 반도체 기판에 상기 제 1 면과 떨어져 마련되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고, 상기 제 1 면과 수직인 방향으로부터 보아 상기 복수의 드레인 전극과 교차하는 복수의 금속층
    을 구비하고,
    상기 복수의 드레인 전극 중 상기 입력 단자로부터 상기 출력 단자까지의 선로 길이가 짧은 드레인 전극일수록 상기 복수의 금속층과의 거리가 짧아지는
    것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 복수의 금속층의 각각은, 상기 제 1 면과 수직인 방향의 높이가 상기 제 2 방향을 따라 변화하는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 7 항에 있어서,
    상기 입력 단자와 상기 출력 단자는, 상기 반도체 기판의 상기 제 1 방향과 수직인 방향의 중앙부에 상기 복수의 드레인 전극을 사이에 두고 마련되고,
    상기 복수의 금속층의 각각은, 상기 중앙부로부터 상기 제 2 방향으로 멀어질수록 상기 높이가 낮아지는
    것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제 1 항, 제 2 항, 제 6 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서,
    상기 복수의 금속층은, 상기 반도체 기판의 상기 제 1 면과 반대쪽의 면인 제 2 면에 마련되는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제 1 항, 제 2 항, 제 6 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서,
    상기 복수의 금속층은, 상기 반도체 기판의 상기 제 1 면과 반대쪽의 면인 제 2 면과 떨어져 마련되는 것을 특징으로 하는 전계 효과 트랜지스터.
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