JP2017503426A - ワイドバンドギャップパワートランジスタのための改良型整合技術 - Google Patents

ワイドバンドギャップパワートランジスタのための改良型整合技術 Download PDF

Info

Publication number
JP2017503426A
JP2017503426A JP2016544595A JP2016544595A JP2017503426A JP 2017503426 A JP2017503426 A JP 2017503426A JP 2016544595 A JP2016544595 A JP 2016544595A JP 2016544595 A JP2016544595 A JP 2016544595A JP 2017503426 A JP2017503426 A JP 2017503426A
Authority
JP
Japan
Prior art keywords
impedance
transmission line
microwave transmission
microwave
transmission lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016544595A
Other languages
English (en)
Inventor
リチャード・ラング
ジョナサン・ギル
ダミアン・ゴッチ
リチャード・ヒルトン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Diamond Microwave Devices Ltd
Original Assignee
Diamond Microwave Devices Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diamond Microwave Devices Ltd filed Critical Diamond Microwave Devices Ltd
Publication of JP2017503426A publication Critical patent/JP2017503426A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H01L2924/19031—Structure including wave guides being a strip line type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H01L2924/19032—Structure including wave guides being a microstrip line type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H01L2924/19033—Structure including wave guides being a coplanar line type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/386—Wire effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/026—Coplanar striplines [CPS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08—Microstrips; Strip lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08—Microstrips; Strip lines
    • H01P3/081—Microstriplines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/255—Amplifier input adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Microwave Amplifiers (AREA)

Abstract

本発明のいくつかの実施形態は、複数のマイクロ波パワートランジスタ（４１）と、少なくとも１つの中間インピーダンス変換又はマッチング装置（３０）とを備えるインピーダンス変換構成を提供する。前記マッチング装置は、複数の長尺なマイクロ波伝送線路（３１）を備え、前記マイクロ波伝送線路（３１）は少なくとも１つの誘電体基板（３２）の中または上に設けられ、前記少なくとも１つの誘電体基板を少なくとも部分的に横断またはこれを通じて延在する。マイクロ波伝送線路（３１）は一端でマイクロ波パワートランジスタ（４１）のゲートボンディングパッド（４７）に接合され、入力端で前記伝送線路向けの信号入力端子に接続される。前記マイクロ波伝送線路（３１）は抵抗素子（３５）によって互いに実質的に直接結合されており、前記抵抗素子は、製造ばらつき又は位置合わせ不良によってもたらされる不安定性に対するいかなる残留性をも低減するために、前記２つのマイクロ波伝送線路の間に電流路を提供する。

Description

本発明は、電力増幅器性能を改善するための、離散マイクロ波パワートランジスタの事前および事後整合を対象とする。
離散（非パッケージ）ワイドバンドギャップトランジスタを用いるマイクロ波電力増幅器は、単一トランジスタを使用した、または規定レベルの性能を実現するために特定の個別の受動電子部品と（並列に）組み合わせて組み立てられたこのようなトランジスタを使用した、ハイブリッド構成において実現可能である。このハイブリッドマイクロ波集積回路（ＭＩＣ）の実現は、高「Ｑ」外部埋め込み電子部品の使用を通じてはるかに改善された性能をもたらすことができるので、集積ソリューション（マイクロ波モノリシック集積回路すなわちＭＭＩＣなど）よりも好まれることが多い。ＭＩＣ構成の要件は、離散トランジスタが多数のボンドワイヤの使用を通じて入力および出力整合ネットワークまたは部品に接続されることである。各トランジスタの出力は、多数の固有の並列給電を備え、したがって（低消費電力トランジスタと比較すると）低インピーダンスを有するが、その一方で入力は多数のゲートを備え、したがって（低消費電力トランジスタと比較すると）かなり高い静電容量を有する。したがって、必要とされる周波数帯域にわたって良好な電力伝達を提供する、トランジスタとその埋め込み回路との間の適切なインピーダンス整合を提供することは、困難である。このような整合は、規定の誘導性および容量性リアクタンスの適用を必要とする。
ＭＩＣ装置のボンドワイヤは、個別の離散部品を接続するために使用され、通常は従来のワイヤボンディング設備を用いて組み立てられた短く（たとえば５０〜５００μｍ）薄い（たとえば２５μｍ径）、高導電性（しばしば金またはアルミニウム）のワイヤである。これらのボンドワイヤは、動作周波数とともに増加し（ＸL＝ωＬ、ＸLは誘導性リアクタンス、ωは周波数、Ｌはボンドワイヤの長さ）、ワイヤの長さおよび配向に大きく依存する、誘導性リアクタンスを有する。
しかしながらこれは、ある問題を生じる：インピーダンス変換のインダクタンスの一部を形成するためにボンドワイヤを使用する設計は、ボンドワイヤ製造の製作公差からの性能ばらつきの影響を受けやすい。具体的には、ボンドワイヤによって提供されるインダクタンスはその長さおよび形状によって厳密に決定され、ボンドワイヤの長さまたは配向のわずかなばらつきでさえ、特に高周波において、インダクタンスの変化をもたらす可能性がある。たとえば、２ＧＨｚでは特に問題を呈することのないボンドワイヤの長さのばらつきが２０ＧＨｚではより問題になる可能性があり、そのリアクタンスは同じ長さのワイヤでも１０倍高い。
全体的にハイブリッドの増幅器回路の一部であるボンドワイヤインダクタンスは、再現可能で高歩留まりの回路性能を保証するために、正確に制御される必要がある。自動ワイヤボンディング技術の使用を通じてある程度の一貫性および制御が実現されるだろうが、しかしこれは必ずしも少量生産工程向けに可能ではなく、ワイヤ長さはまだ特定の製造公差の影響を受ける。
したがって、重要な埋め込み整合ネットワーク内の潜在的にランダムなまたは体系的な変動を有するボンドワイヤを使用するＭＩＣ電力増幅器からの内在的な性能ばらつき（および結果的な製造歩留まりの限界）をどのように克服するかという問題がある。言い換えると、増幅器整合ネットワーク内で使用されるボンドワイヤの製造ばらつきに対するこのような増幅器の性能の感度をどのようにして著しく低減するか、である。参照によりその内容が本明細書に組み込まれる本出願人による英国特許第２４８９８１４号明細書は、各々が単位長さ当たり所定の直列インダクタンスと、電気的に絶縁された導電プレートまたは層と組み合わせて単位長さ当たり所定の静電容量とを有する、１つ以上のマイクロ波伝送線路を備える中間インピーダンス変換装置を提供することによって、この問題に対する解決策を開示している。伝送線路はたとえば、マイクロストリップ伝送線路の長さによって提供されてもよい。ボンドワイヤのインピーダンスは、マイクロ波伝送線路の単位長さ当たりのインピーダンスに吸収される。
加えて、（その他の従来型ＦＥＴ装置に関しても同じ問題が存在し得るものの）ワイドバンドギャップトランジスタの低出力インピーダンスおよび高入力リアクタンスに適応することが可能な整合ネットワークを実現する必要がある。これは、インピーダンス変換器としての外部「集中」シャント容量整合素子（チップコンデンサ）の使用を通じて実現されることが可能であるが、しかしこれらは、外部ボンドワイヤインダクタンスの影響に対する細心の注意を必要とする。このような整合ネットワークの一例は欧州特許第２１９７０３０号明細書より知られており、これは、各々が複数のボンドワイヤによって実現される、複数の並列入力および複数の並列出力を有する電界効果トランジスタ（ＦＥＴ）の形態を取る、高周波半導体装置を開示している。英国特許第２４８９８１４号明細書に開示された構造のいくつかは、このような整合ネットワークを提供することができる。
もう１つの問題は、インピーダンス変換を実現するために個別のインダクタ（ボンドワイヤ）およびチップコンデンサを使用する集中設計は、容量および誘電段の数が増加しない限り、分散ネットワークの使用と比較すると、内在的な帯域幅制限を有することである。ここでもやはり、英国特許第２４８９８１４号明細書に開示される構造のいくつかは、少なくとも部分的にこの問題を克服することができる。
英国特許第２４８９８１４号明細書 欧州特許第２１９７０３０号明細書
本発明の目的は、従来技術に関する不都合を解決することである。
本発明の実施形態は、添付請求項を参照して理解されるだろう。
本発明の態様は、電力増幅器、システム、および方法を提供する。
保護が求められる本発明の一態様において、マイクロ波パワートランジスタ向けのインピーダンス変換装置が提供されるが、これは、
少なくとも１つの誘電体基板の中または上に設けられた複数の長尺マイクロ波伝送線路であって、各伝送線路はある長さを有し、マイクロ波伝送線路は少なくとも１つの誘電体基板を少なくとも部分的に横断またはこれを通じて延在し、マイクロ波伝送線路は、
マイクロ波パワートランジスタと結合するための第一末端と、
伝送線路向けの信号入力端子を提供するための第二端子と、
を有し、伝送線路は、１つ以上の導電プレートまたは層とともにマイクロ波伝送線路の長さが所定の特性インピーダンスおよび位相定数を有するように、単位長さ当たりの所定の直列インダクタンス、および１つ以上の電気的に絶縁された導電プレートまたは層と組み合わせて、単位長さ当たりの所定のシャント容量を有する、複数の長尺マイクロ波伝送線路を備え、
複数の伝送線路のうち少なくとも第一および第二伝送線路は少なくとも１つの抵抗素子によって互いに略直接的に結合されており、抵抗素子は２つの伝送線路の間に電流路を提供する。
抵抗素子の存在は、使用中に、マイクロ波パワートランジスタの振動の望ましくない周波数が抑制されるという利点を有する。つまり、これは減衰され、クエンチされ、発生を妨げられる。
それぞれの長尺マイクロ波伝送線路の間に存在し得るいずれの寄生抵抗にも加えて少なくとも１つの抵抗素子が提供されることは、理解されるべきである。
たとえばＭａｔｓｕｓｈｉｔａによる米国特許第６７４１１４４号明細書において、インピーダンス整合構成の中の抵抗素子が提案されている。しかしながら、これらはここでは、循環電流を抑制するために２つに分割されている、ＦＥＴ全体に役立ちλ／４プレートの形態の、「分布定数線路」の２つの二分割部を接続するために、使用されている。本発明の実施形態を用いると、伝送線路が非常に細いので、横効果は発生しない。
マイクロ波伝送線路は各々、マイクロ波パワートランジスタのゲートパッドに結合された第一末端を有する。理想的には、短いボンドワイヤによって接続された、各ゲートパッドに１つの、またはスペースがあれば２つ以上の伝送線路がある。典型的なパワートランジスタ内のゲートパッドの間隔は一般的に２００μｍ程度となり、本発明の実施形態における伝送線路はほぼこのリストに沿って離間することになる。また、いくつかの実施形態における伝送線路は、このような実施形態においてこれらが約１００μｍ幅となるように、その幅と比較できる量−たとえば半分および２倍−だけ、互いに離間している。このようにすると、各ゲートパッドへの入力は全く同じであり、いくつかのゲートパッドを覆う幅広プレートが使用されるときに発生しがちな周縁効果を著しく低減する。
伝送線路はいくつかの実施形態において長尺のバーコンデンサの形態であってもよく、各バーコンデンサの１つの電極は、それに沿ったマイクロ波周波数信号の伝播のための伝送線路を提供または画定する。好ましくは、バーのアスペクト比は少なくとも２、より好ましくは少なくとも３、若しくは少なくとも４である。このようにすると、幅（すなわち伝送方向を横断する）は、一般的に使用される波長と比較するとまだ小さい。
各伝送線路の第二末端がボンドパッドまたはその他の端子機能に結合されてもよいことは、理解されるべきである。しかしながら、第二末端は、ボンドパッドなどのさらなる端子に結合されているか否かに関わらず、まだ伝送線路向けの端子を提供すると見なされてもよい。
本出願人は、中間インピーダンス変換装置の複数の伝送線路の少なくとも第一および第二伝送線路を接続する少なくとも１つの抵抗素子を提供することによって、マイクロ波パワートランジスタによって発生するマイクロ波信号の望ましくない振動が抑制され得ることを、見出した。これは少なくとも部分的に、抵抗素子全体に電位差がある場合に、抵抗素子を介して伝送線路の間に電流が流れ、伝送線路のうちの１つ以上を流れる１つ以上の信号を減衰し、こうして振動の構築または形成を防止するように、中間インピーダンス変換装置が構成されているからである。
本発明のいくつかの実施形態は、「奇数次モード」減衰が従来のやり方で実行され、望ましくない信号振動を低減または消滅するという、利点を有する。加えて、または代わりに、いくつかの実施形態は、その減衰によって望ましいパスバンド信号が安定化させられるという利点を有する。以下に記載されるように、構成の１つ以上の特徴は、少なくとも１つの抵抗素子が伝送線路の各々に結合される伝送線路に沿った位置の注意深い選択によって、少なくとも部分的に決定される。
選択的に、少なくとも１つの抵抗素子は、その信号入力端子から第一距離で第一伝送線路に、およびその信号入力端子から第二距離で第二伝送線路に、結合される。
第一および第二距離は、実質的に等しくてもよい。
あるいは、第一および第二距離は、実質的に等しくなくてもよい。
第一および第二距離は、実質的に等しい電気的長さに対応してもよい。
実質的に等しい電気的長さに対応する第一および第二距離の言及は、所与の周波数の信号が第一伝送線路に沿って第一距離だけ移動するのに、第二伝送線路に沿って第二距離だけ移動するのにかかるのと実質的に同じだけの時間がかかることを意味すると、理解される。略同一の伝送線路では、第一および第二距離が実質的に等しければ、電気的長さも実質的に等しくなる。
この特徴は、１つの伝送線路に沿って伝播する奇数次モード信号が減衰または消滅するという利点を有する。これは、１つの伝送線路に沿って伝播する奇数次モード信号および別の伝送線路に沿って伝播する偶数次モード信号が抵抗素子にわたって電位差を誘発し、結果的に電流およびひいては抵抗素子内の電力散逸を生じるからである。
選択的に、第一および第二距離は、実質的に等しい電気的長さに対応しない。
第一および第二距離が異なる電気的長さに対応するという特徴は、それぞれの伝送線路に沿って伝播する略同一の周波数および位相の信号が減衰し得るという利点を有する。これは、このような信号が抵抗素子にわたって電位差を誘発し、結果的に電流およびひいては抵抗素子内の電力散逸を生じるからである。
選択的に、複数の長尺マイクロ波伝送線路は、離間した隣り合わせの関係で提供され、それぞれの隣接する伝送線路は、少なくとも１つの抵抗素子によって互いに結合されている。
選択的に、抵抗素子は、各伝送線路と少なくとも１つの隣接伝送線路との間に提供される。
選択的に、抵抗素子は、各伝送線路とその（１つまたは複数の）隣接伝送線路との間に提供される。
選択的に、伝送線路は、実質的に平行な離間した隣り合わせの関係で提供される。
選択的に、装置はボンドワイヤによって、その第一末端でマイクロ波パワートランジスタに結合されている。選択的に、ボンドワイヤは、関連するインピーダンスを備える規定の最小実用長さを有する。ボンドワイヤのインピーダンスは、マイクロ波伝送線路の直列インピーダンスに吸収されてもよい。
用語「吸収」とは、外部ボンドワイヤの長さおよび付着点のわずかな変動による外部ボンドワイヤのインダクタンスの変動が、伝送線路によって提供される全体的なインダクタンスと比較して小規模であるという意味であることは、理解されるべきである。選択的に、用語「小規模」とは、製作プロセスでの製造公差によるボンドワイヤおよび付着点に関連するインダクタンスの変動が、伝送線路によって提供されるインダクタンスの所定の割合よりも小さいか、または実質的に等しいことを意味する。所定の割合は、１０％、５％、１％、またはその他いずれの適切な割合であってもよい。
選択的に、中間インピーダンス変換装置は、マイクロ波パワートランジスタに対して「フリップチップ」形式で逆さに実装され、その第一末端において半田バンプによってマイクロ波パワートランジスタに結合される。
選択的に、複数のマイクロ波伝送線路が、少なくとも１つの誘電体基板上に提供される。
複数の伝送線路が、単一の基板上に提供されてもよい。あるいは複数の伝送線路が複数の基板上に提供されてもよい。たとえば、ＦＥＴのアレイが使用されるアセンブリには、単一のトランジスタへのすべての伝送線路に１つの基板があってもよい。これは、製造プロセスでの妥当に単純なアライメントをもたらす。しかしながら伝送線路は、同じ基板上にすべて堆積されてもよい。選択的に、各伝送線路、またはトランジスタ向けの伝送線路のサブセットは、異なるそれぞれの基板上に設けられてもよい。
選択的に、少なくとも１つの基板は１０より大きい、好ましくは１３より大きい、選択的に少なくとも４０の、誘電率を有する。
選択的に、各マイクロ波伝送線路は、導電性マイクロストリップ伝送線路を備える。
さらに選択的に、各マイクロ波伝送線路は共平面導波路を備える。
選択的に、各マイクロ波伝送線路は導電性ストリップ線路伝送線路を備える。
選択的に、少なくとも１つの中間インピーダンス変換装置は、第一および第二の対向する主表面を有する誘電体基板のほぼ長方形のスラブを備え、第一表面は金属化されており、第二表面はこれを横切って延在する少なくとも１つのマイクロ波伝送線路を担持する。
選択的に、１つの前記少なくとも１つの誘電体基板には、これを横切ってまたは通って延在する複数の実質的に平行なマイクロ波伝送線路が設けられている。
選択的に、各マイクロ波伝送線路は、実質的に同じ所定の特性インピーダンスおよび位相定数を生じる。
あるいはマイクロ波伝送線路は、異なる所定の特性インピーダンスおよび位相定数を生じるように構成されてもよい。
選択的に、マイクロ波パワートランジスタは第一誘電率を有する第一誘電体基板上に設けられ、インピーダンス変換装置の少なくとも１つの誘電体基板は、第一誘電率よりも高い誘電率を有する。
選択的に、少なくとも１つの中間インピーダンス変換装置は、トランジスタのゲート端子すなわち入力側に位置する。
あるいは少なくとも１つの中間インピーダンス変換装置は、トランジスタのドレイン端子すなわち出力側に位置してもよい。
選択的に、少なくとも１つの中間インピーダンス変換装置はトランジスタのゲート端子すなわち入力側に位置し、少なくとも１つの中間インピーダンス変換装置はトランジスタのドレイン端子すなわち出力側に位置する。
選択的に、トランジスタのゲート端子すなわち入力側に位置する少なくとも１つの中間インピーダンス変換装置は、トランジスタのドレイン端子すなわち出力側に位置する少なくとも１つの中間インピーダンス変換装置に対して、異なる所定の特性インピーダンス、および好ましくは位相定数も、有する。
選択的に、各マイクロ波伝送線路の第一末端は、マイクロ波伝送線路よりも短い長さの接続によって、それぞれのトランジスタと電気的に接続されている。
保護が求められる本発明のさらなる態様において、マイクロ波パワートランジスタとのインピーダンス整合の方法が提供され、これにより少なくとも第一および第二マイクロ波伝送線路は各々その第一末端においてそれぞれのトランジスタのゲートまたはドレイン端子に接続され、少なくとも第一および第二マイクロ波伝送線路は誘電体基板を横断またはこれを通じて延在し、マイクロ波伝送線路は各々、導電プレートまたは層とともに各マイクロ波伝送線路が所定の特性インピーダンスおよび位相定数を有するように、所定の直列インダクタンス、および電気的に絶縁された導電プレートまたは層と組み合わせて、所定のシャント容量を有し、方法は、少なくとも１つの抵抗素子によって第一および第二伝送線路を互いに略直接的に結合させるステップを備え、少なくとも１つの抵抗素子は２つの伝送線路の間に電流路を提供する。
少なくとも１つの抵抗素子は、伝送線路のそれぞれの対向する末端から離間した２つの伝送線路のそれぞれの位置の間に、電流路を提供する。
方法は、各々が第一末端において各トランジスタのゲートまたはドレイン端子に接続された少なくとも第一および第二マイクロ波伝送線路を提供し、その後隣接する伝送線路の間の間隙に架橋するための抵抗物質を堆積するステップを、備えてもよい。
複数の伝送線路のうちの少なくとも１つは、他のものに対して個別のそれぞれの誘電体基板上に設けられてもよいことは、理解されるべきである。選択的に、複数の伝送線路の各々は、個別のそれぞれの誘電体基板上に設けられてもよい。
選択的に、少なくとも第一および第二マイクロ波伝送線路は、第一末端においてボンドワイヤによってトランジスタのゲートまたはドレイン端子に接続されており、ボンドワイヤのインピーダンスは、ボンドワイヤが接続されたマイクロ波伝送線路の直列インピーダンスに吸収される。
別の態様では、マイクロ波パワートランジスタ向けの中間インピーダンス変換装置が提供され、装置は：各々がある長さを有し、基板を横断またはこれを通じて延在する、複数の長尺マイクロ波伝送線路を担持または包含する誘電体基板を備え、マイクロ波伝送線路は各々、導電プレートまたは層とともにマイクロ波伝送線路の各長さが所定の特性インピーダンスおよび位相定数を有するように、第一末端および第二末端と、単位長さ当たりの所定の直列インダクタンスと、電気的に絶縁された導電プレートまたは層と組み合わせて、単位長さ当たりの所定のシャント容量と、を有し；装置は、関連するインピーダンスを有する規定の最小実用長さのボンドワイヤがマイクロ波伝送線路のうちの１つの末端とマイクロ波パワートランジスタとの間に接続されたとき、ボンドワイヤのインピーダンスがマイクロ波伝送線路の単位長さ当たりのインピーダンスに吸収されるように構成されており、複数の長尺伝送線路の少なくとも第一および第二伝送線路は抵抗素子によって互いに略直接的に結合されており、抵抗素子は２つの伝送線路の間に電流路を提供する。
別の態様では、複数のマイクロ波パワートランジスタであって、第一誘電率を有する１つ以上の第一誘電体基板上に形成されている、複数のマイクロ波パワートランジスタと、先の態様の少なくとも１つの中間インピーダンス変換装置と、を備えるインピーダンス変換構成が提供される。
本発明は、マイクロ波パワートランジスタと組み合わせられたインピーダンス変換構成を想定しており、インピーダンス変換構成は、第一誘電率を有する第一誘電体基板上に形成された整合ネットワークと、少なくとも１つの中間インピーダンス変換装置と、を備える。後者の基板は同じまたは異なる誘電率を有してもよく、第一のケースでは同じ基板であってもよい。
さらに別の態様では、本発明は、マイクロ波パワートランジスタとのインピーダンス整合の方法を提供し、複数のマイクロ波伝送線路は、各々あるインピーダンスを有するボンドワイヤによってトランジスタのゲートまたはドレイン端子に接続されており、マイクロ波伝送線路は誘電体基板を横断またはこれを通じて延在し、マイクロ波伝送線路は、導電プレートまたは層とともに各マイクロ波伝送線路が所定の特性インピーダンスおよび位相定数を有するように、所定の直列インダクタンス、および電気的に絶縁された導電プレートまたは層と組み合わせて所定のシャント容量を有し、各ボンドワイヤのインピーダンスは、ボンドワイヤが接続されているマイクロ波伝送線路のインピーダンスに吸収される。方法は、抵抗素子によって伝送線路のうちの少なくとも２つを互いに略直接的に結合するステップをさらに備え、抵抗素子は２つの伝送線路の間に電流路を提供する。抵抗素子は、それぞれの伝送線路の一方または両方の末端から離間した位置で、少なくとも２つの伝送線路の各々に結合されてもよい。
典型的な実施形態において、インピーダンス整合装置は、並列形式で隣り合わせに配置されたマイクロ波伝送線路のアレイを備える。各線路は、電磁結合によってその１つまたは複数の隣接線路に影響を及ぼす電位を有してもよく、したがって単位長さ当たりのその有効静電容量またはインダクタンスを変更してもよい。アレイは、トランジスタのゲート側またはトランジスタのドレイン側に設けられてもよく、あるいは事前および事後整合のためにトランジスタの両側に１つずつ、２つのアレイが設けられてもよい。いくつかの実施形態において、ドレイン側に設けられたアレイは、それぞれの伝送線路を結合する抵抗素子が設けられないように配置されてもよい。各アレイは一片の誘電体基板上に形成されてもよく、または各々個別片の誘電体基板上にあるいくつかのアレイが、トランジスタのいずれか一方または両方の面に設けられてもよい。装置は（トランジスタの各面に）単一部品として製造されてもよく、あるいはいくつかの同一の部品が隣り合う配列で展開されることも可能である。
分布インダクタンスおよび静電容量を備える、本発明の一実施形態によるインピーダンス変換装置は、通常はコンデンサのプレートを形成するために第一および第二表面上が金属化された、第一および第二の実質的に平行な主表面を有する長方形誘電体基板の形態を取る、バーコンデンサのアレイとして見られ、または構成されてもよい。一表面上の金属化は実質的に全表面にわたってもよく、その一方で反対表面上の金属化は、導電性マイクロストリップ伝送線路または共平面導波路に見られるように複数のマイクロ波伝送線路の形態を取ってもよい。
各伝送線路の全体形状はバー形状（長く平坦で薄い）であってもよく、ゆえにバーコンデンサと名付けられる。マイクロ波伝送線路は通常、実質的に長方形誘電体基板の全長に沿って延在する。
いくつかの実施形態において、接地板を形成する金属化は、選択的にストリップ線路伝送線路の形態で、誘電体基板を通じて設けられた複数の伝送線路を有する第一および／または第二主表面上に、設けられてもよい。
本明細書に記載されるタイプの装置の具体的な利点は、マイクロ波伝送線路が静電容量のみならずインダクタンスも組み込むことである。マイクロ波伝送線路の幅および長さ（誘電体基板に埋め込まれていても主表面上に設けられていても）、ならびに対向する金属化表面からの距離および誘電材料の誘電率も注意深く選択することによって、単位長さ当たりの明確に定義されたインダクタンスおよび静電容量（またはインピーダンス）を有するインピーダンス整合部品を形成することが、可能である。インダクタンスを主に定義するマイクロ波伝送線路の長さは明確に定義されるので（これらは通常、誘電体基板の一端から他端まで伸びているため）、インダクタンスは明確に定義される。また、外部の「集中」シャントコンデンサではなく、主にバーコンデンサアレイの中でインピーダンス整合を実行することにより、いずれの外部ボンドワイヤの長さも著しく短縮される。実際、通常はそれぞれのトランジスタまたはトランジスタ群に各分布またはバーコンデンサを接合するために必要とされる最小長さが採用され、この有限ボンドワイヤインダクタンスは整合ネットワーク、特に中間インピーダンス変換装置に、吸収されるだろう。これは、外部ボンドワイヤの長さおよび付着点のわずかな変動が、バーコンデンサアレイによって提供される全体的なインダクタンスと比較して小規模であることを意味する（この大部分はマイクロストリップ伝送線路である）。
別の利点は、装置の誘電体基板が、ＦＲ４またはＤｕｒｏｉｄ（登録商標）などの市販のＰＣＢ基板よりも高い誘電率を有する材料で作られてもよいことである。ＧａＡｓを用いるＭＭＩＣなどのモノリシック環境では、モノリシック基板の誘電率はおよそ１２．９である。本実施形態の装置は、たとえば１３、２０、３０、４０、またはそれ以上など、１２．９より高く、いくつかの変形例では３００未満の、誘電率を有する、高誘電率基板を用いて作成可能である。するとストリップ線路は、同じインピーダンスでも短くすることができる。
装置の特定の実施形態は、（たとえばＭＭＩＣなどのようにモノリシック環境が用いられた場合に通常使用されるものと比較して高い）高誘電率を有する材料を利用する伝送線路の（短い）長さの観点から見られてもよい。実際の装置は集中コンデンサを有限長の「マイクロストリップ」伝送線路に置き換えるが、これはその最も単純な形態において、直列インダクタおよびシャントコンデンサの形態を取る単位素子の直列連結としてモデリングされることが可能である。上述のように「共平面導波路」またはその他類似の伝送線路タイプが採用されることも、また可能である。本質的に、総配線容量は集中容量と置き換えられるが、しかし付加的な恩恵は、付加的な「分布」インダクタンスが整合ソリューションで使用可能であることである。伝送線路のインピーダンスは、単位長さ当たりのインダクタンスを単位長さ当たりの静電容量で割った商の平方根として定義されてもよく、これは整合ソリューションで使用される。高誘電率（いくつかの実施形態では３００を超えないものの、たとえば１３、４０、またはそれ以上）の基板でのこのような個別のまたは「離散」伝送線路の使用は、平面集積回路上で実現可能なものよりも高い単位長さ当たりの静電容量の使用を可能にし（たとえばＧａＡｓでは１２．９の誘電率）、より小型でより多用途のインピーダンス変換ネットワークをもたらす。
いくつかの実施形態において、誘電体基板の１つの主表面は完全にまたはほぼ全体的に金属化されており、対向する主表面には、マイクロ波伝送線路の形態の平行な金属化トラックのアレイが設けられている。
隣接するマイクロ波伝送ストリップの間の結合を回避することは、不可能でなかったとしても困難であるが、結合量が確実に判断されれば、これを補償することは比較的容易である。マイクロ波伝送線路ストリップは、均一に規則的に離間するように高精度技術を用いて誘電体基板上にプリント、フォトリソエッチング、または別途形成されることが可能なので、結合は予測可能である。
これは、あまり均一または規則的に離間しなくてもよい個別に位置するボンドワイヤのアレイとは対照的である。
本発明の特定の実施形態は、離散マイクロ波ワイドバンドギャップパワートランジスタの事前および事後整合ネットワークのいずれか（または両方）のカスタム高誘電率コンデンサアレイに、（マイクロ波パワートランジスタ上のゲートおよびドレイン接続に接続されたときに）内在的で必要なボンドワイヤインダクタンスを吸収させようとするものである。
集中コンデンサおよび１対のボンドワイヤ（図１）とは対照的に、バーコンデンサアレイ（図２（ａ））は、必要とされる整合インダクタンスを効率的に「吸収」し、ワイヤボンドにおいて必要なインダクタンスの量を著しく低減する−後者は製造ばらつきおよび公差の影響を受けやすい。バーコンデンサアレイは、正確なフォトリソ技術を用いて製造されることが可能であり、非常に再現性が高く（または規定の小さい公差を有するように選択されることが可能であり）、より困難なボンドワイヤ手法の高公差製造への依存を低減する。
バーコンデンサアレイはまた、設計者が整合インピーダンスを最適化しようと努められるように、広範な高誘電率材料を利用することもできる。加えて、単一基板上のコンデンサのプリントまたはエッチング「アレイ」を利用することにより、パワートランジスタまたは複数のトランジスタの複数のゲートおよびドレイン接続への入力および出力接続もまた、より良く制御されることが可能である−これは、各装置端子に印加されるリアクタンス、ならびに（通常は個別に組み立てられる）容量性素子間の電磁結合も含む。
このように分布またはバーコンデンサアレイを利用する全体的な効果は、従来の集中素子または離散チップの実現と比較して、マイクロ波電力増幅器の性能および製造歩留まりを改善することである。
この技術は、このような増幅器の製造歩留まりを上昇させて、完成品の製造コストの削減をもたらすと期待される。加えて、この技術は、さらに従来の集中素子整合技術と比較して、全体的な帯域幅性能を改善することも期待される。
特定の実施形態の付加的な利点は、回路基板上に実装されたときにマイクロ波パワートランジスタのエッジ付近にバーコンデンサアレイの近位末端を単に合わせるだけで、確実で再現可能な整合特性を有する整合ネットワークを容易に組み立てられることである。これは、マイクロ波パワートランジスタのゲートおよびドレイン側の両方で行われることが可能であり、一貫性のないボンドワイヤ長によるエラーのためのマージンをさらに減少させる。マイクロ波トランジスタのドレインまたはゲート端子に接続する前にトランジスタのエッジ付近にバーコンデンサアレイの近位末端を合わせることによって、マイクロ波伝送線路の正しい配向が容易になり、マイクロストリップ伝送線路をそれぞれのトランジスタ端子に接続するために、短いボンドワイヤ片しか使用する必要がなくなる。実際、各マイクロストリップ伝送線路の末端とそのそれぞれのトランジスタ端子との間の距離はおおむね同じなので、同じ長さのボンドワイヤが使用可能である。いくつかの実施形態において、バーコンデンサアレイの近位末端をマイクロ波トランジスタのエッジに当接させることは可能であるが、しかしほとんどの場合、部品を回路基板またはその他の基板上に配置および固定するために使用される方法のため、小さな間隙が生じる。具体的には、エポキシまたは半田およびダイ取り扱いコレットの使用は、バーコンデンサアレイの近位末端がトランジスタ部品のエッジに実際に接触するようにこれらを当接させることを困難にする。
いくつかの実施形態において、中間インピーダンス変換装置は、パワートランジスタおよび外部ネットワークが同じ誘電体基板上に（たとえばモノリシック集積回路として）製造された状態で、パワートランジスタと外部埋め込みネットワークとの間に「フリップチップ」形式で逆さに実装されてもよい。このような構成において、外部ボンドワイヤは、「半田バンプ」、導電性エポキシ、または予め形成された導電性トラックまたは類似の取付方法に置き換えられてもよく、装置の接地板への取付は、装置内の導電性ビア接続によって、または装置のエッジ上の「ラップアラウンド」接続によって、なされることが可能である。
要約すると、本明細書の実施形態は、いずれの必要なボンドワイヤのインダクタンスも誘電体基板上の精密に製造されたマイクロ波伝送線路の明確に定義された直列インダクタンスに吸収させるかまたは無視できるようにすることによって、および対向プレートまたは金属化でこの直列インダクタンスにシャント容量を提供することによって、機能する。抵抗素子は、抵抗素子にわたって非ゼロ電位差が生じるときに少なくとも１対の伝送線路の間に電流を流すように、その間に提供される。選択的に、および有利なことに、抵抗素子はすべての隣接する伝送線路の間に設けられてもよい。改善された単位長さ当たりの静電容量は、ＭＭＩＣおよびＭＩＣ実装で一般的に使用される基板よりも高い、高誘電率を有する誘電体基板を使用することによって、得られ得る。このようにして、マイクロ波パワートランジスタとの改善されたインピーダンス整合が容易になる。
本発明のいくつかの実施形態は、複数のマイクロ波パワートランジスタ、および少なくとも１つの中間インピーダンス変換装置を備える、インピーダンス変換構成を提供する。装置は、少なくとも１つの誘電体基板の中または上に設けられた複数の長尺マイクロ波伝送線路を備えてもよく、各伝送線路はある長さを有する。マイクロ波伝送線路は、少なくとも１つの誘電体基板を少なくとも部分的に横断またはこれを通じて延在してもよい。マイクロ波伝送線路は、マイクロ波パワートランジスタのうちの１つと結合された第一末端と、伝送線路向けの信号入力端子を提供する第二末端と、を備えてもよい。伝送線路は、１つ以上の導電プレートまたは層とともにマイクロ波伝送線路が各々所定の特性インピーダンスおよび位相定数を有するように、単位長さ当たりの所定の直列インダクタンス、および１つ以上の電気的に絶縁された導電プレートまたは層と組み合わせて、単位長さ当たりの所定のシャント容量を、有してもよい。複数の伝送線路のうち少なくとも第一および第二伝送線路は抵抗素子によって互いに略直接的に結合されており、抵抗素子は２つの伝送線路の間に電流路を提供する。
本発明の実施形態は、以下の添付図面を参照してさらに後述される。
従来技術の集中チップコンデンサおよび外部ボンドワイヤ構成を示す概略図である。 周知の分布インダクタコンデンサネットワークの概略回路図である。 図２（ａ）に示されるネットワークの物理的実施形態を通じた断面図である。 本発明の一実施形態によるインピーダンス変換装置の概略回路図である。 ２つの略同一の信号が伝送線路６Ａおよび６Ｂに沿って同相で伝播する場合の、図３のインピーダンス変換装置の入力端子からの距離に応じた電位のグラフである。 ２つの略同一の信号が、伝送線路６Ａおよび６Ｂの間に比較的小さい位相差ｐｈｉを伴ってこれら伝送線路に沿って伝播する場合の、図３のインピーダンス変換装置の入力端子からの距離に応じた電位のグラフである。 ２つの略同一の信号が、実質的に１８０°の位相差を伴って伝送線路６Ａおよび６Ｂに沿って伝播する場合の、図３のインピーダンス変換装置の入力端子からの距離に応じた電位のグラフである。 バーコンデンサアレイの形態の本発明の一実施形態によるインピーダンス変換装置の概略図である。 入力信号供給をパワートランジスタアレイの入力に結合する、本発明の一実施形態によるインピーダンス変換装置を有する電力増幅器回路の一部の概略図である。 バーコンデンサアレイの形態の本発明のさらなる実施形態によるインピーダンス変換装置の概略図である。 バーコンデンサアレイの形態の本発明のさらに別の実施形態によるインピーダンス変換装置の概略図である。 バーコンデンサアレイの形態の本発明の別の実施形態によるインピーダンス変換装置の概略図である。 図９のパラメータの異なる値での本発明の一実施形態による電力増幅器回路内の周波数に応じたゲインのグラフである。
発明の詳細な説明
図１は、二つのポートＰ１及びＰ２間の既知のインピーダンス変換構成を示す。ポートＰ１は、インピーダンスＺ１の外部回路を表すことができ、また、ポートＰ２は、パワートランジスタによって提示されるようなインピーダンスを表すことができる。この構成は、ＥＰ ２１９７０３０に開示されたインピーダンス変換構成に類似している。ボンドワイヤ１、２の形態の二つのインダクタは、ディスクリート又は集中コンデンサ４をそれぞれ、外部マッチングネットワーク及びパワートランジスタに接続する。第１ボンドワイヤ１は、ポートＰ１を集中コンデンサ４の一方のプレート３に接続し、また、第２ボンドワイヤ２は、集中コンデンサ４のプレート３をポートＰ２に接続する。ボンドワイヤ１及び５は、それぞれインダクタとして構成される。適切なインダクタンス及びキャパシタンス特性を選択することにより、ポートＰ１及びＰ２でのインピーダンスは、ある一定の信号周波数に対して互いに整合され得る。しかしながら、各ボンドワイヤ１、２のインダクタンスは、各ボンドワイヤの長さ及び構成に主に依存し、またある程度その空間配向に依存する。これらは、顕微鏡下でボンドワイヤを手動で取り付ける際、望ましい公差へと制御することが難しい。自動ボンド配線マシンを使用した時でさえ、最高の可能な公差を獲得するために十分な高度の再現性を実現することは難しい。
図２（ａ）は、ＧＢ２４８９８１４に開示された既知のインピーダンスマッチングデバイス６を概略形態で示す。ここでは、図１に示す集中コンデンサ４に代えて、分散型コンデンサインダクタネットワーク又はデバイス６が利用される。デバイス６は概略形態で示され、グランドに対する、間に入れられた平行な容量接続部１３、１４、１５、１６、１７を有する一連の明確なインダクタ７、８、９、１０、１１、１２と同等である。実際の構成条件において、図２（ｂ）に示すように、デバイス６は、グランド面を提供する金属化下面６ＧＰを有する、基体としての誘電材料からなる長方形スラブ１８と、反対側上面に印刷又はエッチング又は他の方法で形成されたマイクロ波伝送線路６ＴＬとを備える。マイクロ波伝送線路６ＴＬは、前記一連のインダクタ７〜１２を提供する。ポートＰ１及びＰ２は、ボンドワイヤ１、２によりマイクロ波伝送線路６ＴＬの端部に依然として接続されるが、これらのボンドワイヤ１、２は、一連のインダクタ７〜１２全体の小部分だけを形成する。ボンドワイヤ１、２のインダクタンスにおけるいかなる変動も、デバイス６の全インダクタンスに相応の小さな影響を全体的に及ぼす。
図３は、本発明のある実施形態に従うインピーダンスマッチングデバイス又は構造６０を示す。構造６０は、平行に設けられた二つの図２（ａ）のインピーダンスマッチングデバイス６を有する。本実施形態において、デバイス６は、共通基体を共有するが、ある代替実施形態において、それらは別個のそれぞれの基体上に設けられ得る。
デバイス６Ａ、６Ｂは、それら入力端子６ＩＮにてボンドワイヤ１を用いて入力ポートＰ１に結合されて示される。そして、入力ポートＰ１は、分配器６０ＳＰＬを用いて互いに結合される。分配器６０ＳＰＬは入力端子ＩＮを有する。入力端子ＩＮは増幅される信号を受信し、その信号を入力ポートＰ１間で実質的に均等に分割する。
デバイス６Ａ、６Ｂはまた、それらの出力端子６ＯＵＴにてボンドワイヤ２を用いて出力ポートＰ２に結合される。そして、出力ポートＰ２は、入力ポート６ＩＮに加えられる信号を増幅するため、それぞれのトランジスタ素子に結合されるように構成される。それぞれのトランジスタ素子は、二つ以上のトランジスタ素子からなるそれぞれのグループのメンバーであり得る。例えば、各出力ポートＰ２は、複数のマイクロ波パワートランジスタ素子を含むあるグループに接続され得る。例えば、各出力ポートＰ２は、複数のマイクロ波パワートランジスタ素子各々のゲート端子に接続され得る。
図３に示すように、デバイス６Ａ、６Ｂは、抵抗器２１を用いて互いに接続される。抵抗器２１は、抵抗器２１にわたって電位差が確立された時にデバイス６Ａ、６Ｂ間に電流を許容する。抵抗器２１は、対応する位置で各デバイス６Ａ、６Ｂに結合される。それら位置は、各デバイス６Ａ、６Ｂの入力端子６ＩＮから距離ｄ１にある。図３に示す実施形態において、入力端子６ＩＮは、入力ポートＰ１に最も近いデバイス６Ａ、６Ｂの自由端部に対応する。ｄ１はゼロではなく、入力及び出力端子６ＩＮ、６ＯＵＴ間の距離Ｌ未満であることが理解されるべきである。
ある一定の周波数の信号が各デバイス６Ａ、６Ｂによって与えれる伝送線路６ＴＬに沿って伝播する際、その信号は伝送線路６ＴＬにおいて電位差を誘発し、この電位差は、伝送線路６ＴＬに沿う入力端子６ＩＮからの距離の関数として変化することが理解されるべきである。図４（ａ）−（ｃ）は、抵抗器２１がない場合の、ある瞬間での入力端子６ＩＮからの伝送線路６ＴＬに沿う距離の関数としての、デバイス６Ａ（トレースＡ）及びデバイス６Ｂ（トレースＢ）の伝送線路６ＴＬに誘発された電位Ｖの一連のグラフを示す。これらトレースは、比較を助けるために互いに重ね合わされる。
図４（ａ）のグラフの場合、二つの実質的に同一の信号Ａ、Ｂがデバイス６Ａ、６Ｂそれぞれに付加された。それら信号は、実質的に同じ振幅、周波数及び位相を有し、そのため、各伝送線路６ＴＬの入力端子６ＩＮからの距離の関数として伝送線路６ＴＬに誘発された電位のグラフは、それらグラフ間に実質的にずれがなく互いに重なる。その結果、入力端子６ＩＮからある一定の距離ｄでの各デバイス６Ａ、６Ｂの伝送線路６ＴＬの電位は、各デバイス６Ａ、６Ｂにおいて実質的に同一である。そのため、入力端子６ＩＮからの距離ｄ１にて伝送線路６ＴＬ間に接続された抵抗器２１は、信号Ａ、Ｂがそれぞれのデバイス６Ａ、６Ｂを伝播する際、実質的にゼロの電位差を有する。従って、いかなる他の信号も無い場合、抵抗器２１に電流は実質的に全く流れない。
図４（ｂ）のグラフの場合、信号Ａ、Ｂは、デバイス６Ｂに加えれた信号がデバイス６Ａに加えられた信号６Ａを、位相角φ（ファイ）だけリードする点を除き、実質的に同一である。この角度は位相差とも呼ぶことができる。従って、入力端子６ＩＮからのある一定の距離ｄでの各デバイス６Ａ、６Ｂの伝送線路６ＴＬの電位における差は、時間の関数として変化する。図４（ｂ）に示す例において、グラフにより提示されるある瞬間、デバイス６Ａの伝送線路６ＴＬに沿う距離ｄ１での電位はＶＡであり、デバイス６Ｂの伝送線路６ＴＬに沿う距離ｄ１での電位はＶＢであり、ＶＡ＞ＶＢであることが分かる。従って、入力端子６ＩＮからの距離ｄ１にて伝送線路６ＴＬ間に接続された抵抗器２１は、図４（ｂ）のトレースによって表される瞬間において抵抗器２１にわたる実質的にＶＡ−ＶＢの電位差を有するであろう。この電位の差は抵抗器２１に電流を流し、この電流は、そのため、信号Ａ、Ｂに関連するエネルギーを消散する。これは、信号Ａ、Ｂを減衰させる効果を有し、また、前記信号の一方又は両方を実質的に除去し得、図４（ｂ）のトレースの外観を変更する。一方の信号、例えば信号Ｂが望まれず、かつ他方の信号、信号Ａよりも弱い場合、これは、より弱い信号、信号Ｂをもたらすことができ、この信号、信号Ｂに関連する一つ又は複数の問題点を除去するのに十分な量だけ抑圧される。例えば、信号Ｂの減衰又は除去は、安定性（復元性）が増幅器で回復されることを可能にし得、そうでなければ不安定となるであろう。
図４（ｃ）のグラフの場合、デバイス６Ｂの伝送線路６ＴＬに沿って伝播する信号は、デバイス６Ａの伝送線路６ＴＬに沿って伝播する信号と実質的に１８０°位相がずれている。結果として、それに沿うある一定の距離においてデバイス６Ａ、６Ｂの信号線伝送線路６ＴＬ間に比較的大きい電位差が確立され得る。図４（ｃ）に示す実施例において、電位差が｜ＶＡ｜＋｜ＶＢ｜に実質的に等しいことが理解され得る。実質的に同じ振幅の信号では、電位差は実質的２ＶＡである。
次の点が理解されるべきである。すなわち、二つの信号間の位相差が実質的に１８０°であるシナリオは、ある用途では珍しくはないであろうし、デバイス６Ｂを通過する信号はデバイス６Ａを通過する信号の「奇モード」である。奇モード信号は、非常に望ましくなく、それらの減衰又は除去はある実施形態では有益であり得る。
図５は、基体３２の上面に印刷又はエッチングされた、高誘電率を有する誘電体(例えば、誘電セラミック材料)の矩形スラブの形態の(例えば、マイクロストリップ伝送線路)ほぼ平行な高導電性コンデンサストリップ３１の１×４アレイ３０を備える本発明の実施形態に従うデバイス３０を示す。図示の例において、誘電体は約４０の誘電率を有する。他の材料も有益である。基体３２の下面には、高導電性グランド面（図示せず）がコーティングされる。
（基体３２に垂直な方向で見る）平面における実質的に矩形状の細長い抵抗素子３５（基体３２）は、基体３２及びストリップ３１上に形成されている。素子３５は幅がＷＲであり、デバイス３０の入力端子６ＩＮから距離ｄＲだけ間隔があいている。素子３５はシート抵抗Ｒｓを有し、伝送線路３１間の素子３５の長さはＬＲである。従って、伝送線路間で素子３５により与えられる抵抗は、式Ｒ＝Ｒｓ（ＬＲ／ＷＲ）によって与えられる。Ｒの値は、望ましくない信号の十分な減衰又は抑圧を与えるように選択される。
抵抗素子３５は、各伝送線路３１からそれに近接する一つ又は二つの伝送線路３１へと導電性パスを与える。隣り合う伝送線路３１における信号Ａ、Ｂの流れにより抵抗素子３５の任意の部分にわたって誘発される電位差は、抵抗素子３５に電流を誘発し得、そのため、信号Ａ及びＢの一方又は両方の減衰を引き起こし得ることが理解されるべきである。信号の一方又は両方は、ある状況では十分に除去され得る。
図５の実施形態において、抵抗素子３５は、バーコンデンサ３１及び基体３２のアレイ上に印刷されたカーボンインクの層によって提供される。抵抗素子を形成するために他の材料も有益であり、例えば、ＮｉＣｒ、ＴａＮ又は他の適切な材料からなる層である。例えば、ＮｉＣｒインクは、抵抗素子３５を形成するためにバーコンデンサ３１及び基体３２のアレイ上に印刷され得る。二つ以上の基体３２を有する実施形態において、各基体上にそのような一つの抵抗トラックを形成することが都合がよいかもしれない。ある実施形態において、抵抗素子３５は、一般にはんだパッドを介してコンデンサ３１にはんだ付けされるか又は他の方法で電気的に接続され得る個別部品から形成され得る。ある実施形態において、抵抗素子３５は、図５に示される態様で一方の側から他方の側へと各バーコンデンサ３１を横切って延びないように、実質的にバーコンデンサ３１間の領域のみに形成され得る。ある実施形態において、一つ又は複数の抵抗素子３５は、伝送線路３１を形成する導体が堆積される前に形成され得る。他の構成も有益である。
図６は、本発明に従うパワー増幅器８０又は少なくともそのＦＥＴコアを示す。この本発明において、図５に例示したタイプのコンデンサストリップ３１（伝送線路３１を形成する）の第１の１×４アレイ３０が、マイクロ波パワートランジスタ４１の入力側４０に設けられる。このトランジスタは、ＧａＡｓ又はＧａＮ又は他のＩＩＩ−Ｖ属材料、Ｓｉ、ＳｉＣ等からなる基体上に形成される既知のタイプであり得る。特にＧａＮは、インピーダンスマッチング問題を提示する。伝送線路の更なる１×４アレイ３０’は、トランジスタ４１の出力側４２に設けられる。出力側４２に設けられたアレイ３０’は、入力側４０に設けられたアレイとは、細長い抵抗素子３５が設けられていない点で異なる。各アレイ３０、３０’の基端３３、３３’は、トランジスタ４１の縁に整列され、これにより、各コンデンサストリップ３１、３１’をトランジスタ４１上の関連する端子に接続するために、短い距離の外部ボンドワイヤ４３が必要なだけである。各アレイ３０、３０’の先端３４、３４’は、トランジスタ４１のいずれかの側におけるそれぞれのネットワークパターンに対面する。それらネットワークパターンは、マイクロ波パワートランジスタ構成における標準である。また、先端３４、３４’は、ネットワークパターンに比較的短い長さのボンドワイヤ４４、４４’により接続される。
トランジスタ４１は、チャネルを規定する櫛形電極に接続される、４６、４７及び４８で概略的に示すソース、ゲート及びドレインのためのソースメタライゼーションを有する。この実施形態において、トランジスタは、五つのソースパッドと交互配置される四つのゲートパッドを有する。他方、ドレインパッドは単一のワイドパッドである。ソースパッドは、ビア（図示せず）を介して基体の下面に接続される。ゲートパッド４７は、ここでは、それぞれ一対のボンドワイヤ４３により伝送線路３１に接続され、この二重にすることは、スペースが存在する場合に、ワイヤボンドのインダクタンスをより一層低減するために有益である。出力側の伝送線路３１’の数は入力側と同じである必要はないが、同じであれば使いやすい。
図６の実施形態は各アレイ３０、３０’を示し、各アレイ３０、３０’は、それぞれの誘電性基体３２、３２’の露出面における最上にコンデンサストリップ(マイクロストリップ伝送線路)３１、３１’を有するが、アレイ３０、３０’を上下逆に取り付けることも代替実施形態において可能である。「フリップチップ」として当業界に知られているそのような配列において、マッチングネットワークからアレイ３０、３０’を通じてトランジスタ４１へと電気的接続を形成するために、ボンドワイヤを完全に不要にして、はんだバンプ、導電性エポキシ及び／又は事前に形成した導電性トラックに頼ることも可能であり得る。
図６には示していないが、典型的な実施形態において、例えば銅からなる、共通の基体５０上に並列に配列された二つ以上のそのようなトランジスタ４１が存在するであろう。各トランジスタはそれ自体のインピーダンス変換デバイス３０を有するが、これらデバイスは原則的に共通の基体上に配列することができる。トランジスタの特性は、同じウエハーからでさえ変化するこができるので、これは、抵抗器３５を用いて各トランジスタに対し正確な「チューニング」を可能にする。分配器を含む、入力側の外部又は１次マッチング回路７２は基体７０上に取り付けられる。基体７０は１３未満の誘電率、好ましくは１０未満の誘電率、通常２〜６の範囲の誘電率を有する。他方、トランジスタ配列は銅基体９０上に取り付けられ、出力マッチング回路は基体５５上にある。
図７は、本発明の更なる実施形態に従うインピーダンス変換デバイス１３０を示す。図５の実施形態の機能と同じ図７の実施形態の機能が、数字１が頭に付けられた同じ参照記号で示される。図７のデバイスは、次の点を除き図５の実施形態と同様である。図７の実施形態の抵抗素子１３５は、バーコンデンサ１３１の実質的な全長Ｌｔに対応する幅を有する。従って、抵抗素子１３５は、隣り合う伝送線路１３１を、各伝送線路１３１の実質的な全長に沿って相互に結合する。抵抗素子１３５の長さは、伝送線路１３１の外側縁間の距離に実質的に対応する。
図８は、本発明の更なる実施形態に従うインピーダンス変換デバイス２３０を示す。図７の実施形態の機能と同じ図８の実施形態の機能は、数字１の代わりに数字２が頭に付けられた同じ参照記号で示される。図８のデバイスは図７の実施形態と次の点を除き同様である。すなわち、図７の実施形態の単一の抵抗素子１３５が、バーコンデンサ要素２３１によって与えられた伝送線路２３１の長さＬよりも格段に小さい幅ＷＲの五つの別個の抵抗素子に取って代えられている。抵抗要素１３５は、それらの間に幅ＬＧＰの間隙を持って、伝送線路の長さに沿って間隔をあけた位置に設けられる。要素２３５の幅ＷＲ及びシート抵抗Ｒｓは、一つ又は複数の伝送線路２３１に沿って伝播する奇モード信号の減衰又は除去を促進するのに、要素２３５の抵抗が十分に低くなるように選択される。
図９は、本発明の更なる実施形態に従うインピーダンス変換デバイス３３０を示す。図８の実施形態の機能に類似する図９の実施形態の機能は、数字２に代えて数字３を頭に付けた同じ参照記号で示される。図９のデバイスにおいて、それぞれ隣り合う伝送線路３３１Ａ−Ｄは、それらの入力端子３３１ＡＩＮ−ＤＩＮからそれぞれ異なる距離で抵抗素子３３５Ａ−Ｃを用いて接続される。そのため、第１抵抗素子３３５Ａは、その入力端子３３１ＡＩＮから距離ｄＲ１で第１伝送線路３３１Ａに、また、その入力端子３３１ＢＩＮから距離ｄＲ２で第２伝送線路３３１Ｂに接続される。図示の実施形態において、ｄＲ１>ｄＲ２である。第２抵抗素子３３５Ｂは、入力端子３３１ＢＩＮから距離ｄＲ２で第２伝送線路３３１Ｂに接続され、その入力端子３３１ＣＩＮから距離ｄＲ１で第３伝送線路３３１Ｃに接続される。第３抵抗素子３３５Ｃは、入力端子３３１ＣＩＮから距離ｄＲ１で第３伝送線路３３１Ｃに接続され、その入力端子３３１ＤＩＮから距離ｄＲ２で第４伝送線路３３１Ｄに接続される。
距離ｄＲ１とｄＲ２（ｄＲ１−ｄＲ２）間の距離は、パラメータｓによって与えられる。パラメータｓはオフセットと呼ぶこともできる。図５及び図８の実施形態は、実質的にゼロのｓの値に対応する。例えば図９の実施形態等、ｓが非ゼロの実施形態では、ｓの値は、伝送線路３３１Ａ−Ｄに沿って実質的に同相で進行している実質的に同じ周波数の信号（１次通過帯域信号）、及び、それらの間で位相がずれて進行している実質的に同じ周波数の信号、の減衰、抑圧又は除去をもたらすように選択され得る。ある実施形態において、これは、奇モード信号を減衰又は実質的に除去するのみならず、通過帯域信号を確立するという有益な効果をもたらし得る。
オフセットｓは、伝送線路３３１の長さの適切な割合、好ましくは少なくとも１０％であり得、おそらく２０−５０％の範囲であろう。該構成は、直角の曲がりを持つ図示のようにドッグレッグである必要はなく、平角直線等の対角線又は曲線を含むことができる。差違を作るのがオフセットである。
図１０は、図６の実施形態と同様のパワー増幅器８０のゲインのグラフであるが、ここでは図６の実施形態の入力インピーダンスマッチングデバイス３０が図９のインピーダンスマッチングデバイス３３０に置き換えられている。ｓ＝０で図６の実施形態の値に等しいｄＲ１の値では、増幅器の性能は図６の実施形態の性能と同様であり、図１０のトレースｓ１で示される。周波数の通過帯域範囲を上回る増幅器の基準ゲインがＧｒｅｆによって与えられることが分かる。しかしながら、トレースｓ２及びｓ３に示すように、ｓの値が増加するにつれ、周波数の通過帯域範囲における増幅器のゲインは低下する。そのため、周波数の通過帯域範囲を上回る増幅器８０のゲインは、図１０の矢印Ａの方向に動く。
図５〜図８の実施形態において、抵抗素子３５、１３５、２３５は、いくつかの伝送線路に及ぶ実質的に連続する要素として示される。図９のいくつかの代替実施形態において、抵抗素子は、隣り合う伝送線路間を走行しかつ伝送線路の一方側から他方側へは走行しない実質的にディスクリートの（離散的な）要素として設けられ得ることが理解されるべきである。他の構成も有益である。導電性ライン３１はこれらの上に配置されるいかなる抵抗材料をも短絡するので、機能の観点から見て、大きな違いはない。
本発明のいくつかの実施形態は、電力増幅器における望まれない振幅が抑制され得、ある状況では実質的に除去され得るという利点を有する。本発明の実施形態は、ある既知のインピーダンスマッチングデバイスで便利で費用対効果が大きい態様にて実施され得、システム性能に実質的な改善を与える。
本明細書の説明及び特許請求の範囲全体を通じて、単語「備える（comprise）」及び「含む（contain）」及びそれらの変形は、「含むが、それらに限定されない」ことを意味し、これらは、他の構成要素、整数又はステップを排除することを企図しない（排除しない）。
本明細書の説明及び特許請求の範囲全体を通じて、単数形は、内容が特に要求する場合を除き、複数形を包含する。特に、不定冠詞が用いられる場合、明細書は、内容が特に要求する場合を除き、単数形のみならず複数形も企図されることが理解されるべきである。
本発明のある特定の側面、実施形態又は実施例と関連して記述される機能、整数、特徴、化合物又は群は、それらと整合しない場合を除き、ここに記述される任意の他の側面、実施形態又は実施例に適用できることが理解されるべきである。（付随する特許請求の範囲、要約及び図面を含む）本明細書に開示される機能のすべて、及び／又は、開示される任意の方法又はプロセスのステップのすべては、そのような機能及び／又はステップの少なくともいくつかが相互に相容れない場合の組合せを除き、任意の組合せにおいて組み合わされ得る。本発明はいかなる前述の実施形態の詳細にも制限されない。本発明は、この明細書（任意の付随の特許請求の範囲、要約書及び図面を含む）に開示される機能の任意の新規な１つ又は任意の新規な組合せ、又は、開示された任意の方法又はプロセスのステップの任意の新規な１つ又は任意の新規な組合せにも及ぶ。読み手の注意は、本出願に関連する本明細書と同時に又はそれより先に提出された全ての書類に向けられ、該書類は、本明細書と共に閲覧に付される。そのような書類の全内容は参照によりここに組み込まれる。

Claims (33)

  1. マイクロ波パワートランジスタ（４１）および少なくとも１つの中間インピーダンス変換装置（３０）を備えるインピーダンス変換構成であって、前記中間インピーダンス変換装置は、
    少なくとも１つの誘電体基板（３２）の中または上に設けられた複数の長尺なマイクロ波伝送線路（３１）であって、各マイクロ波伝送線路がある長さを有し、前記少なくとも１つの誘電体基板を少なくとも部分的に横断またはこれを通じて延在する複数の長尺なマイクロ波伝送線路（３１）を備え、
    前記マイクロ波伝送線路は各々、
    前記マイクロ波パワートランジスタ（４１）に結合された第一末端と、
    前記マイクロ波伝送線路向けの信号入力端子を提供する第二端子と、を有し、
    前記マイクロ波伝送線路は、単位長さ当たりの所定の直列インダクタンス、および１つ以上の電気的に絶縁された導電プレートまたは層と組み合わせて、単位長さ当たりの所定のシャント容量を有し、前記１つ以上の導電プレートまたは層とともにマイクロ波伝送線路の各長さは所定の特性インピーダンスおよび位相定数を有し、
    前記複数のマイクロ波伝送線路（３１）のうち少なくとも第一伝送線路および第二伝送線路は少なくとも１つの抵抗素子（３５）によって互いに実質的に直接結合されており、前記抵抗素子は前記第一伝送線路および第二伝送線路の間に電流路を提供する、インピーダンス変換構成。
  2. 前記少なくとも１つの抵抗素子（３５）は、その信号入力端子から第一距離で前記第一伝送線路に、およびその信号入力端子から第二距離で前記第二伝送線路に結合され、前記第一および第二距離のうちの少なくとも１つは実質的に非ゼロである、請求項１に記載のインピーダンス変換構成。
  3. 前記第一および第二距離は実質的に等しい、請求項２に記載のインピーダンス変換構成。
  4. 前記第一および第二距離は実質的に等しくない、請求項２に記載のインピーダンス変換構成。
  5. 前記第一および第二距離は実質的に等しい電気的長さに対応する、請求項２から４のいずれか一項に記載のインピーダンス変換構成。
  6. 前記第一および第二距離は実質的に等しい電気的長さに対応しない、請求項２または３に記載のインピーダンス変換構成。
  7. 前記複数の長尺なマイクロ波伝送線路（３１）は、離間した隣り合わせの関係で提供され、それぞれの隣接するマイクロ波伝送線路は、前記少なくとも１つの抵抗素子（３５）によって互いに結合されている、請求項１から６のいずれか一項に記載のインピーダンス変換構成。
  8. 前記少なくとも１つの抵抗素子は、各マイクロ波伝送線路とその隣合うマイクロ波伝送線路との間に提供される、請求項７に記載のインピーダンス変換構成。
  9. 前記マイクロ波伝送線路は、実質的に平行な離間した隣り合わせの関係で提供される、請求項１から８のいずれか一項に記載のインピーダンス変換構成。
  10. 前記中間インピーダンス変換装置の前記マイクロ波伝送線路の各々は、それぞれのボンドワイヤまたは１組のボンドワイヤ（４３）によってその第一末端において前記マイクロ波パワートランジスタ（４１）に結合され、前記ボンドワイヤは関連するインピーダンスを備える規定の最小実用長さを有し、各それぞれのボンドワイヤの前記インピーダンスは前記それぞれのマイクロ波伝送線路の前記直列インピーダンスに吸収される、請求項１から９のいずれか一項に記載のインピーダンス変換構成。
  11. 前記トランジスタ（４１）は、マイクロ波伝送線路の数に対応する複数のゲートボンディングパッド（４７）を有し、前記ボンドワイヤ（４３）は前記ゲートボンディングパッドに接合される、請求項１０に記載のインピーダンス変換構成。
  12. 前記中間インピーダンス変換装置は、前記マイクロ波パワートランジスタに対して「フリップチップ」形式で逆さに実装され、各マイクロ伝送線路はその前記第一末端において半田バンプによってそのそれぞれの１つ以上のマイクロ波パワートランジスタに結合される、請求項１から９のいずれか一項に記載のインピーダンス変換構成。
  13. 前記中間インピーダンス変換装置の前記少なくとも１つの誘電体基板（３２）は、１０より大きい、好ましくは１３より大きい誘電率、さらに好ましくは少なくとも４０の誘電率を有する、請求項１から１２のいずれか一項に記載のインピーダンス変換構成。
  14. 前記中間インピーダンス変換装置の前記複数のマイクロ波伝送線路（３１）は単一の誘電体基板（３２）上に設けられる、請求項１から１３のいずれか一項に記載のインピーダンス変換構成。
  15. 各マイクロ波伝送線路は導電性マイクロストリップ伝送線路を備える、請求項１から１４のいずれか一項に記載のインピーダンス変換構成。
  16. 各マイクロ波伝送線路は共平面導波路を備える、請求項１から１３のいずれか一項に記載のインピーダンス変換構成。
  17. 各マイクロ波伝送線路は導電性ストリップ線路伝送線路を備える、請求項１から１３のいずれか一項に記載のインピーダンス変換構成。
  18. 前記少なくとも１つの中間インピーダンス変換装置は、第一および第二の対向する主表面を有する誘電体基板のほぼ長方形のスラブを備え、前記第一表面は金属化されており、前記第二表面はこれを横切って延在する少なくとも１つのマイクロ波伝送線路を担持する、請求項１から１６のいずれか一項に記載のインピーダンス変換構成。
  19. １つの前記少なくとも１つの誘電体基板には、これを横切ってまたは通って延在する複数の実質的に平行なマイクロ波伝送線路が設けられている、請求項１から１８のいずれか一項に記載のインピーダンス変換構成。
  20. 各マイクロ波伝送線路は、実質的に同じ所定の特性インピーダンスおよび位相定数を生じる、請求項１９に記載のインピーダンス変換構成。
  21. 少なくとも複数の前記マイクロ波伝送線路は、異なる所定の特性インピーダンスおよび位相定数を生じるように構成されている、請求項１９に記載のインピーダンス変換構成。
  22. 前記マイクロ波パワートランジスタは第一誘電率を有する第一誘電体基板上に設けられ、前記インピーダンス変換装置の前記少なくとも１つの誘電体基板は、前記第一誘電率よりも高い誘電率を有する、請求項１から２１のいずれか一項に記載のインピーダンス変換構成。
  23. 前記少なくとも１つの中間インピーダンス変換装置（３０）は、前記トランジスタのゲート端子すなわち入力側に位置する、請求項１から２２のいずれか一項に記載のインピーダンス変換構成。
  24. さらなる中間インピーダンス変換装置（３０’）は前記トランジスタのドレイン端子すなわち出力側に位置する、請求項２３に記載のインピーダンス変換構成。
  25. 各マイクロ波伝送線路の前記第一末端は、前記マイクロ波伝送線路よりも短い長さの接続によって前記トランジスタと電気的に接続されている、請求項１から２４のいずれか一項に記載のインピーダンス変換構成。
  26. ２つ以上のマイクロ波パワートランジスタ（４１）を含む、請求項１から２５のいずれか一項に記載のインピーダンス変換構成。
  27. 一次整合ネットワーク（７２）と組み合わせられ、前記中間インピーダンス変換装置（３０）の各伝送線路の前記第二末端は前記一次整合ネットワークの対応する端子に結合されている、請求項１から２６のいずれか一項に記載のインピーダンス変換構成。
  28. 前記一次整合ネットワークは、単一の信号供給を２つ以上の信号供給に分割するように構成された少なくとも１つのスプリッタ部（６０ＳＰＬ）を含む、請求項２７に記載のインピーダンス変換構成。
  29. 前記一次整合ネットワーク（７２）は、第二誘電率を有する第二誘電体基板（７０）を備える、請求項２７または２８に記載のインピーダンス変換構成。
  30. 前記第二誘電率は、前記中間インピーダンス変換装置の前記少なくとも１つの誘電体基板（３２）よりも低い、請求項２９に記載のインピーダンス変換構成。
  31. 少なくとも１０ＧＨｚ、好ましくは少なくとも１５ＧＨｚ、さらに好ましくは少なくとも２０ＧＨｚで動作する、請求項１から３０のいずれか一項に記載のインピーダンス変換構成。
  32. マイクロ波パワートランジスタとのインピーダンス整合の方法であって、これにより少なくとも第一および第二マイクロ波伝送線路（３１）は各々その第一末端においてそれぞれのトランジスタのゲート端子（４７）に接続され、前記少なくとも第一および第二マイクロ波伝送線路は誘電体基板（３２）を横断またはこれを通じて延在し、前記マイクロ波伝送線路は各々、導電プレートまたは層とともに各マイクロ波伝送線路が所定の特性インピーダンスおよび位相定数を有するように、所定の直列インダクタンス、および電気的に絶縁された導電プレートまたは層と組み合わせて、所定のシャント容量を有し、方法は、少なくとも１つの抵抗素子によって前記第一および第二伝送線路を互いに略直接的に結合させるステップを備え、前記少なくとも１つの抵抗素子は、望ましくない振動を低減または排除するなどのため、２つの伝送線路の間に電流路を提供する、方法。
  33. 前記少なくとも第一および第二マイクロ波伝送線路は、その第一末端においてそれぞれのボンドワイヤによって前記トランジスタの前記ゲートまたはドレイン端子に各々接続されており、前記ボンドワイヤのインピーダンスは、前記ボンドワイヤが接続された前記マイクロ波伝送線路の前記直列インピーダンスに吸収される、請求項３２に記載の方法。
JP2016544595A 2013-12-31 2014-12-31 ワイドバンドギャップパワートランジスタのための改良型整合技術 Pending JP2017503426A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GBGB1323159.2A GB201323159D0 (en) 2013-12-31 2013-12-31 Improved matching techniques for wide-bandgap power transistors
GB1323159.2 2013-12-31
PCT/GB2014/053859 WO2015101789A1 (en) 2013-12-31 2014-12-31 Improved matching techniques for wide-bandgap power transistors

Publications (1)

Publication Number Publication Date
JP2017503426A true JP2017503426A (ja) 2017-01-26

Family

ID=50114880

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016544595A Pending JP2017503426A (ja) 2013-12-31 2014-12-31 ワイドバンドギャップパワートランジスタのための改良型整合技術

Country Status (6)

Country Link
US (1) US20160322942A1 (ja)
EP (1) EP3090486A1 (ja)
JP (1) JP2017503426A (ja)
GB (3) GB201323159D0 (ja)
HK (1) HK1215754A1 (ja)
WO (1) WO2015101789A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6658429B2 (ja) * 2016-09-27 2020-03-04 三菱電機株式会社 半導体装置
US10268789B1 (en) * 2017-10-03 2019-04-23 Cree, Inc. Transistor amplifiers having node splitting for loop stability and related methods
US10615510B1 (en) 2018-09-24 2020-04-07 Nxp Usa, Inc. Feed structure, electrical component including the feed structure, and module
CN112865708B (zh) * 2021-01-22 2024-06-28 华南理工大学 基于接地共面波导结构的射频宽带功率放大器及设计方法
CN113036379B (zh) * 2021-03-17 2022-06-14 成都挚信电子技术有限责任公司 一种压控磁性阻抗变换器
CN113838824B (zh) * 2021-08-25 2024-03-15 北京普能微电子科技有限公司 功率放大器芯片
CN115884493A (zh) 2021-09-28 2023-03-31 康普技术有限责任公司 阻抗匹配设备以及通信设备
US11842996B2 (en) 2021-11-24 2023-12-12 Nxp Usa, Inc. Transistor with odd-mode oscillation stabilization circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2579371B2 (ja) * 1989-10-20 1997-02-05 富士通株式会社 高周波信号用の電力分配／合成器
JP3364404B2 (ja) * 1997-02-12 2003-01-08 株式会社東芝 半導体の入出力接続構造
JP3735270B2 (ja) * 2001-05-11 2006-01-18 松下電器産業株式会社 高周波半導体装置
JP5274332B2 (ja) * 2009-03-24 2013-08-28 三菱電機株式会社 マイクロ波半導体装置
JP5589428B2 (ja) * 2010-02-19 2014-09-17 富士通株式会社 伝送線路、インピーダンス変換器、集積回路搭載装置および通信機モジュール
JP5648295B2 (ja) * 2010-02-19 2015-01-07 富士通株式会社 インピーダンス変換器、集積回路装置、増幅器および通信機モジュール
JP5185324B2 (ja) * 2010-06-04 2013-04-17 株式会社東芝 高周波回路
GB201105912D0 (en) * 2011-04-07 2011-05-18 Diamond Microwave Devices Ltd Improved matching techniques for power transistors
WO2013175690A1 (ja) * 2012-05-25 2013-11-28 パナソニック株式会社 高周波増幅回路

Also Published As

Publication number Publication date
WO2015101789A1 (en) 2015-07-09
GB201708774D0 (en) 2017-07-19
GB2550695B (en) 2018-09-05
US20160322942A1 (en) 2016-11-03
GB2524615A (en) 2015-09-30
GB2550695A (en) 2017-11-29
GB201423411D0 (en) 2015-02-11
EP3090486A1 (en) 2016-11-09
HK1215754A1 (zh) 2016-09-09
GB201323159D0 (en) 2014-02-12

Similar Documents

Publication Publication Date Title
JP2017503426A (ja) ワイドバンドギャップパワートランジスタのための改良型整合技術
US9711486B2 (en) Stacked semiconductor device
KR102075284B1 (ko) 시간 지연 필터
JP3732927B2 (ja) 多層配線基板
US9799599B2 (en) Matching techniques for wide-bandgap power transistors
CN107026625B (zh) 具有集成混合耦合器的rf器件封装
JP2005183949A (ja) 低クロストークノイズのプリント回路ボード、及びその製造方法
US10342125B2 (en) Multilayer substrate
JP6226143B2 (ja) 半導体デバイス
US9887684B2 (en) Isolator
JP2009124072A (ja) 高周波モジュール
EP1585184B1 (en) Direct current cut structure
US7242266B2 (en) Distributed interconnect
US9350316B1 (en) Wideband baluns and methods of their manufacture
JP7501981B2 (ja) 半導体装置
JP3983456B2 (ja) 多層基板モジュール
JPS63197346A (ja) 高周波半導体装置
US20210391633A1 (en) Integrated circulator system
JP4201257B2 (ja) 高周波信号伝送線路基板
EP3324433B1 (en) Rf power package having planar tuning lines
JP6557561B2 (ja) 高周波半導体装置
WO2020129893A1 (ja) カプラモジュール
JP2017055224A (ja) 高周波半導体装置
JPH07240483A (ja) 高周波半導体装置のパッケージ
JPH01141402A (ja) マイクロ波集積回路装置