JP3732927B2 - 多層配線基板 - Google Patents
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Description
【発明の属する技術分野】
本発明は電子回路基板等に使用される多層配線基板に関し、より詳細には多層配線基板における電気配線用導電層の構造に関するものである。
【0002】
【従来の技術】
従来、半導体集積回路素子等の半導体素子が搭載され、電子回路基板等に使用される多層配線基板においては、電気配線用導電層の形成にあたって、アルミナ等のセラミックスから成る絶縁層とタングステン等の高融点金属から成る電気配線用導電層とを交互に積層して多層配線基板を形成していた。
【0003】
従来の多層配線基板においては、電気配線用導電層のうち信号配線は通常はストリップ線路構造とされており、すなわち、信号配線として形成された導電層の上下に絶縁層を介してベタパターン形状のグランド層が形成されていた。
【0004】
また、多層配線基板に搭載される半導体素子への電源供給を安定化させるため、多層配線基板内に形成されたベタパターン形状のグランド層と電源配線としての導電層とを絶縁層を介して交互に積層することによりグランド層と電源配線用の導電層との間に容量を形成することが行なわれていた。
【0005】
また、多層配線基板が取り扱う電気信号の高速化に伴い、比誘電率が10程度であるアルミナセラミックスに代えて比誘電率が3.5 〜5と比較的小さいポリイミド樹脂やエポキシ樹脂を絶縁層として形成し、この絶縁層上に蒸着法やスパッタリング法等の気相成長法による薄膜形成技術を用いて銅(Cu)からなる電気配線用導電層を形成し、フォトリソグラフィ法により微細な配線パターンを形成して、この絶縁層と導電層とを多層化することにより高密度・高機能でかつ半導体素子の高速動作が可能となる多層配線基板を得ることも行なわれていた。
【0006】
さらに、このポリイミド樹脂やエポキシ樹脂により絶縁層が形成された多層配線基板においては、多層プロセスにおける樹脂のキュア工程において、下層にある樹脂中に存在する未反応成分および樹脂が吸着した水分の蒸発により、樹脂上に形成されたソリッドプレーンにおいて、前記未反応成分や水分が外気中に放散する経路が断たれるため、ソリッドプレーンが膨れるという問題点があることからグランド層がメッシュ状に形成され、従来のセラミックス絶縁層を用いた多層配線基板にて形成していたベタパターン形状のグランド導体層と電源配線用導電層との積層による容量の形成が困難であるため、半導体素子への電源供給の安定化のために、多層配線基板上にチップコンデンサを搭載することが行なわれていた。
【0007】
しかしながら、従来のポリイミド樹脂やエポキシ樹脂の絶縁層を用いて多層化する場合、グランド層がメッシュ状に形成されているため、そのグランド層に上下から絶縁層を介して挟まれた信号配線用の導電層はメッシュ状のグランド層を形成する金属層が形成されている部分と金属層の欠損している部分とに対向して配線されることとなり、信号配線の特性インピーダンスはその信号配線とグランド層との位置関係により変化してしまうこととなっていた。
【0008】
このため上記従来の多層配線基板では、近年にいたり半導体素子のさらなる高速化に伴って電気信号の高速化が進められる中で、信号配線を通過する高速の電気信号は異なった特性インピーダンスを持つ信号配線を伝播することとなるために信号の一部が反射されてしまい、入力された電気信号が正しく出力側に伝送されず電子回路や半導体素子の誤動作を起こしてしまうという問題点があった。
【0009】
また、多層配線基板上に実装された半導体素子への電源供給において、電源供給の安定化のためのチップコンデンサから半導体素子までの配線のインダクタンスおよび供給線路の長さのため、半導体素子への電源供給として必要な電力を高速に伝送することができないという問題点もあった。
【0010】
そこで、上記従来の多層配線基板の欠点を解消するために、例えば特開平9−18156 号公報ならびに米国アーカンソ大学の研究発表"Modeling and Experimental Verification of the Interconnected Mesh Power System (IMPS) MCM Topology" IEEE TRANSACTION ON COMPONENTS, PACKAGING, AND MANUFACTURING TECHNOLOGY - PART B. VOL.20, NO.1, FEBRUARY 1997, p42-49において、多層プリント配線板において電源配線部とグランド配線部と信号配線部とを同一層内に形成し、電源配線部とグランド配線部に挟まれる位置に信号配線部を配置することによりコプレーナ線路構造を形成し、さらにこのコプレーナ線路をねじれの位置に多層化することにより多層回路基板を形成し、メッシュ状グランド構造の問題点である信号配線部の特性インピーダンスの不均一化を解消することが提案されている。
【0011】
【発明が解決しようとする課題】
しかしながら、上記コプレーナ配線構造による多層配線基板においては、電源配線部とグランド配線部とが容量を形成していないため、半導体素子への電源供給はチップコンデンサから電源配線部およびグランド配線部を通して行なわれていることから、電源配線部とグランド配線部のインダクタンス成分および電源供給経路が長くなることにより、半導体素子への安定した電源供給ができず、そのため半導体素子の誤動作を生じるという問題点があった。
【0012】
本発明は上記問題点に鑑み案出されたものであり、多層回路基板において信号配線の特性インピーダンスを均一にしつつ電源配線とグランド層間に容量を持たせることにより、半導体素子の直近に電源を配置するとともに電源配線およびグランド層の特性インピーダンスを減少させ、電源供給経路の合成インダクタンス成分を減少させて半導体素子に対して安定した電源を供給し、半導体素子の誤動作を防止することができる多層配線基板を提供することを目的としている。
【0013】
【課題を解決するための手段】
本発明の多層配線基板は、上面に第1の電源配線と第1のグランド配線とが略平行に配設されて成る第1の絶縁層と、上面に第2の電源配線と第2のグランド配線とこれら第2の電源配線と第2のグランド配線との間に第1の信号配線とが略平行に配設されて成る第2の絶縁層と、上面に第3の電源配線と第3のグランド配線とこれら第3の電源配線と第3のグランド配線との間に第2の信号配線とが略平行に配設されて成る第3の絶縁層と、上面に第4の電源配線と第4のグランド配線とが略平行に配設されて成る第4の絶縁層とが、前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とするものである。
【0014】
また本発明の多層配線基板は、上面に第1の電源配線と第1のグランド配線とこれら第1の電源配線と第1のグランド配線との間に第1の信号配線とが略平行に配設されて成る第1の絶縁層と、上面に第2の電源配線と第2のグランド配線とが略平行に配設されて成る第2の絶縁層と、上面に第3の電源配線と第3のグランド配線とこれら第3の電源配線と第3のグランド配線との間に第2の信号配線とが略平行に配設されて成る第3の絶縁層と、上面に第4の電源配線と第4のグランド配線とが略平行に配設されて成る第4の絶縁層とが、前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とするものである。
【0015】
また、本発明の多層配線基板は、上面に第1の電源配線と第1のグランド配線とこれら第1の電源配線と第1のグランド配線との間に第1の信号配線とが略平行に配設されて成る第1の絶縁層と、上面に第2の電源配線と第2のグランド配線とが略平行に配設されて成る第2の絶縁層と、上面に第3の電源配線と第3のグランド配線とが略平行に配設されて成る第3の絶縁層と、上面に第4の電源配線と第4のグランド配線とこれら第4の電源配線と第4のグランド配線との間に第2の信号配線とが略平行に配設されて成る第4の絶縁層とが、前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とするものである。
【0016】
また、本発明の多層配線基板は、上面に第1の電源配線と第1のグランド配線とが略平行に配設されて成る第1の絶縁層と、上面に第2の電源配線と第2のグランド配線とこれら第2の電源配線と第2のグランド配線との間に第1の信号配線とが略平行に配設されて成る第2の絶縁層と、上面に第3の電源配線と第3のグランド配線とが略平行に配設されて成る第3の絶縁層と、上面に第4の電源配線と第4のグランド配線とこれら第4の電源配線と第4のグランド配線との間に第2の信号配線とが略平行に配設されて成る第4の絶縁層とが、前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とするものである。
【0017】
本発明の多層回路基板によれば、第1の信号配線が第2の電源配線と第2のグランド配線との間または第1の電源配線と第1のグランド配線との間に略平行に配設されて成り、また、第2の信号配線が第3の電源配線と第3のグランド配線との間または第4の電源配線と第4のグランド配線との間に略平行に配設されて成り、いずれもいわゆるコプレーナ線路構造を形成していることから、信号配線の特性インピーダンスを均一にしつつ安定した特性インピーダンスを得ることができる。
【0018】
また、本発明の多層配線基板によれば、第1の電源配線と第1のグランド配線とが略平行に配設された第1の絶縁層上に、第2の電源配線と第2のグランド配線とが略平行に配設された第2の絶縁層が、第1の電源配線と第2のグランド配線が第2の絶縁層を挟んで略平行に対向するとともに第1のグランド配線と第2の電源配線が第2の絶縁層を挟んで略平行に対向するように積層され、また、第3の電源配線と第3のグランド配線とが略平行に配設された第3の絶縁層上に、第4の電源配線と第4のグランド配線とが略平行に配設された第4の絶縁層が、第3の電源配線と第4のグランド配線が第4の絶縁層を挟んで略平行に対向するとともに第3のグランド配線と第4の電源配線が第4の絶縁層を挟んで略平行に対向するように積層されていることから、第1の電源配線と第2のグランド配線・第1のグランド配線と第2の電源配線・第3の電源配線と第4のグランド配線・第3のグランド配線と第4の電源配線がそれぞれ絶縁層を介して容量を形成し、特性インピーダンスの一般的な式(Z0 =√(L/C))よりわかるように、電源配線−グランド配線間の容量が増加することによりそれぞれの配線間の合成インピーダンスが小さくなるため、多層配線基板上に搭載された半導体素子に対して電源が安定して供給されることとなり、半導体素子の誤動作を防止することができる。
【0019】
さらに、本発明の多層配線基板によれば、第1の絶縁層上および第2の絶縁層上の各配線の方向と第3の絶縁層上および第4の絶縁層上の各配線の方向とが略直交するように積層されていることから、これら直交する部分の信号伝搬の電磁界も直交するため、直交部分における信号のクロストークの発生を抑制することができる。
【0020】
従って本発明によれば、信号配線の特性インピーダンスを均一にしつつ半導体素子に対して安定した電源を供給し、半導体素子の誤動作を防止することができる多層配線基板を提供することができる。
【0021】
【発明の実施の形態】
次に本発明を添付図面に示す実施例に基づき詳細に説明する。
【0022】
図1〜図4は本発明の多層配線基板の実施の形態の例を示す平面図および断面図であり、それぞれ多層配線基板の一部における各配線の位置関係を説明するためのやや斜めから透視した状態の平面図と、その平面図に示した多層配線基板を下方から透視した状態の断面図と、その平面図に示した多層配線基板を右方から透視した状態の断面図とを示している。
【0023】
これらの図において、I1〜I4はそれぞれ第1〜第4の絶縁層であり、P1〜P4はそれぞれ第1〜第4の電源配線、G1〜G4はそれぞれ第1〜第4のグランド配線、S1・S2はそれぞれ第1・第2の信号配線である。各絶縁層上の各配線はそれぞれ略平行に配設され、また、第1の電源配線P1と第2のグランド配線G2・第1のグランド配線G1と第2の電源配線P2・第3の電源配線P3と第4のグランド配線G4・第3のグランド配線G3と第4の電源配線P4がそれぞれ絶縁層を挟んで略平行に対向して配置されている。また、T1〜T5はそれぞれスルーホール導体である。
【0024】
まず、図1の例では、第1の絶縁層I1上に第1の電源配線P1と第1のグランド配線G1が、第2の絶縁層I2上に第2の電源配線P2と第2のグランド配線G2とそれらの間に第1の信号配線S1が、第3の絶縁層I3上に第3の電源配線P3と第3のグランド配線G3とそれらの間に第2の信号配線S2が、第4の絶縁層I4上に第4の電源配線P4と第4のグランド配線G4がそれぞれ配設された例を示している。
【0025】
また、第2の電源配線P2と第3の電源配線P3とがスルーホール導体T1を介して、第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して、第1の信号配線S1と第2の信号配線S2とがスルーホール導体T3を介して、第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して、第1の電源配線P1と第4の電源配線P3とがスルーホール導体T5を介してそれぞれ接続されている。なお、第1の信号配線S1と第2の信号配線S2とは、それぞれ異なる信号を伝送する配線として分離されていてもよい。
【0026】
図1に示した例では、第1の絶縁層I1上に第1のグランド配線G1と第1の電源配線P1とが略平行に配設され、第1の電源配線P1は上方に配置される第4の電源配線P4とスルーホール導体T5を介して接続するための端部を有している。この第1の電源配線P1と第4の電源配線P4とを接続するための端部は、同図に示すように第1の信号配線S1と第2の信号配線S2とがスルーホール導体T3を介して直角に配設されている場合、第2のグランド配線G2とそれにスルーホール導体T4を介して接続される第3のグランド配線G3により形成される角の外側に形成される。これにより、グランド配線G2・G3および電源配線P1・P4は信号配線S1・S2に近づくことなく配置されるので、信号配線S1・S2の特性インピーダンスを一定に保つことができる。
【0027】
また、第1のグランド配線G1は上方に配置される第4のグランド配線G4とスルーホール導体T2を介して接続するための端部を有しており、この例では第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して直角に配設されている。
【0028】
第2の絶縁層I2上には第2のグランド配線G2と第2の電源配線P2と、これらの間に配設された第1の信号配線S1とが略平行に配設され、第2のグランド配線G2は第1の電源配線P1に対して、第2の電源配線P2は第1のグランド配線G1に対してそれぞれ第2の絶縁層I2を挟んで容量を形成するように真上になる位置に略平行に対向して配設される。また、第2の電源配線P2は上方に配置される第3の電源配線P3とスルーホール導体T1を介して接続するための端部を有している。この第2の電源配線P2と第3の電源配線P3とを接続するための端部は、同図に示すように第1の信号配線S1と第2の信号配線S2とがスルーホール導体T3を介して直角に配設されている場合、第1のグランド配線G1とそれにスルーホール導体T2を介して接続される第4のグランド配線G4により形成される角の内側に形成される。これにより、グランド配線G1・G4および電源配線P2・P3は信号配線S1・S2に近づくことなく配置されるので、信号配線S1・S2の特性インピーダンスを一定に保つことができる。
【0029】
また、第2のグランド配線G2は上方に配置される第3のグランド配線G3とスルーホール導体T4を介して接続するための端部を有しており、この例では第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して直角に配設されている。
【0030】
第3の絶縁層I3上には第3のグランド配線G3と第3の電源配線P3と、これらの間に配設された第2の信号配線S2とが略平行に配設され、これらの各配線の方向は第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0031】
第3の電源配線P3は下方に配置された第2の電源配線P2とスルーホール導体T1を介して接続するための端部を直角の内側に有しており、第3のグランド配線G3は下方に配置された第2のグランド配線G2とスルーホール導体T4を介して接続するための端部を有している。また、第2の信号配線S2と第1の信号配線S1も同様にスルーホール導体T3を介して接続される。
【0032】
第4の絶縁層I4上には第4のグランド配線G4と第4の電源配線P4とが略平行に配設され、第4のグランド配線G4は第3の電源配線P3に対して、第4の電源配線P4は第3のグランド配線G3に対して、それぞれ第4の絶縁層I4を挟んで容量を形成するように真上になる位置に略平行に対向して、また第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0033】
第4の電源配線P4は下方に配置された第1の電源配線P1とスルーホール導体T5を介して接続するための端部を直角の外側に有しており、第4のグランド配線G4は下方に配置された第1のグランド配線G1とスルーホール導体T2を介して接続するための端部を有している。
【0034】
このような図1に示した構成の多層配線基板によれば、信号配線に対して電源配線およびグランド配線のそれぞれが信号配線の配線領域全体にわたって均一な位置関係にあるため、信号配線の特性インピーダンスが一定となり安定した信号伝搬が可能となるとともに、電源配線−グランド配線間の合成インピーダンスが電源配線−グランド配線間の容量により低くなるため、搭載される半導体素子に対して安定した電源供給が可能となる。
【0035】
次に、図2の例では、第1の絶縁層I1上に第1の電源配線P1と第1のグランド配線G1とそれらの間に第1の信号配線S1が、第2の絶縁層I2上に第2の電源配線P2と第2のグランド配線G2が、第3の絶縁層I3上に第3の電源配線P3と第3のグランド配線G3とそれらの間に第2の信号配線S2が、第4の絶縁層I4上に第4の電源配線P4と第4のグランド配線G4がそれぞれ配設された例を示している。
【0036】
また、第2の電源配線P2と第3の電源配線P3とがスルーホール導体T1を介して、第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して、第1の信号配線S1と第2の信号配線S2とがスルーホール導体T3を介して、第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して、第1の電源配線P1と第4の電源配線P3とがスルーホール導体T5を介してそれぞれ接続されている。なお、この第1の信号配線S1と第2の信号配線S2とも、それぞれ異なる信号を伝送する配線として分離されていてもよい。
【0037】
図2に示した例では、第1の絶縁層I1上に第1のグランド配線G1と第1の電源配線P1と、これらの間に配設された第1の信号配線S1とが略平行に配設され、第1の電源配線P1は上方に配置される第4の電源配線P4とスルーホール導体T5を介して接続するための端部を直角の外側に有している。
【0038】
また、第1のグランド配線G1は上方に配置される第4のグランド配線G4とスルーホール導体T2を介して接続するための端部を有しており、この例でも第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して直角に配設されている。
【0039】
第2の絶縁層I2上には第2のグランド配線G2と第2の電源配線P2とが略平行に配設され、第2のグランド配線G2は第1の電源配線P1に対して、第2の電源配線P2は第1のグランド配線G1に対して、それぞれ第2の絶縁層I2を挟んで容量を形成するように真上になる位置に略平行に対向して配設される。
【0040】
また、第2の電源配線P2は上方に配置される第3の電源配線P3とスルーホール導体T1を介して接続するための端部を直角の内側に有している。
【0041】
また、第2のグランド配線G2は上方に配置される第3のグランド配線G3とスルーホール導体T4を介して接続するための端部を有しており、この例でも第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して直角に配設されている。
【0042】
第3の絶縁層I3上には第3のグランド配線G3と第3の電源配線P3と、これらの間に配設された第2の信号配線S2とが略平行に配設され、これらの各配線の方向は第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0043】
第3の電源配線P3は下方に配置された第2の電源配線P2とスルーホール導体T1を介して接続するための端部を直角の内側に有しており、第3のグランド配線G3は下方に配置された第2のグランド配線G2とスルーホール導体T4を介して接続するための端部を有している。また、第2の信号配線S2と第1の信号配線S1も同様にスルーホール導体T3を介して接続される。
【0044】
第4の絶縁層I4上には第4のグランド配線G4と第4の電源配線P4とが略平行に配設され、第4のグランド配線G4は第3の電源配線P3に対して、第4の電源配線P4は第3のグランド配線G3に対して、それぞれ第4の絶縁層I4を挟んで容量を形成するように真上になる位置に略平行に対向して、また第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0045】
第4の電源配線P4は下方に配置された第1の電源配線P1とスルーホール導体T5を介して接続するための端部を直角の外側に有しており、第4のグランド配線G4は下方に配置された第1のグランド配線G1とスルーホール導体T2を介して接続するための端部を有している。
【0046】
このような図2に示した構成の多層配線基板によっても、信号配線に対して電源配線およびグランド配線のそれぞれが信号配線の配線領域全体にわたって均一な位置関係にあるため、信号配線の特性インピーダンスが一定となり安定した信号伝搬が可能となるとともに、電源配線−グランド配線間の合成インピーダンスが電源配線−グランド配線間の容量により低くなるため、搭載される半導体素子に対して安定した電源供給が可能となる。
【0047】
次に、図3の例では、第1の絶縁層I1上に第1の電源配線P1と第1のグランド配線G1とそれらの間に第1の信号配線S1が、第2の絶縁層I2上に第2の電源配線P2と第2のグランド配線G2が、第3の絶縁層I3上に第3の電源配線P3と第3のグランド配線G3が、第4の絶縁層I4上に第4の電源配線P4と第4のグランド配線G4とそれらの間に第2の信号配線S2がそれぞれ配設された例を示している。
【0048】
また、第2の電源配線P2と第3の電源配線P3とがスルーホール導体T1を介して、第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して、第1の信号配線S1と第2の信号配線S2とがスルーホール導体T3を介して、第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して、第1の電源配線P1と第4の電源配線P3とがスルーホール導体T5を介してそれぞれ接続されている。なお、この第1の信号配線S1と第2の信号配線S2とも、それぞれ異なる信号を伝送する配線として分離されていてもよい。
【0049】
図3に示した例では、第1の絶縁層I1上に第1のグランド配線G1と第1の電源配線P1と、これらの間に配設された第1の信号配線S1とが略平行に配設され、第1の電源配線P1は上方に配置される第4の電源配線P4とスルーホール導体T5を介して接続するための端部を直角の外側に有している。
【0050】
また、第1のグランド配線G1は上方に配置される第4のグランド配線G4とスルーホール導体T2を介して接続するための端部を有しており、この例でも第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して直角に配設されている。
【0051】
第2の絶縁層I2上には第2のグランド配線G2と第2の電源配線P2とが略平行に配設され、第2のグランド配線G2は第1の電源配線P1に対して、第2の電源配線P2は第1のグランド配線G1に対して、それぞれ第2の絶縁層I2を挟んで容量を形成するように真上になる位置に略平行に対向して配設される。
【0052】
また、第2の電源配線P2は上方に配置される第3の電源配線P3とスルーホール導体T1を介して接続するための端部を直角の内側に有している。
【0053】
また、第2のグランド配線G2は上方に配置される第3のグランド配線G3とスルーホール導体T4を介して接続するための端部を有しており、この例でも第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して直角に配設されている。
【0054】
第3の絶縁層I3上には第3のグランド配線G3と第3の電源配線P3とが略平行に配設され、これらの各配線の方向は第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0055】
第3の電源配線P3は下方に配置された第2の電源配線P2とスルーホール導体T1を介して接続するための端部を直角の内側に有しており、第3のグランド配線G3は下方に配置された第2のグランド配線G2とスルーホール導体T4を介して接続するための端部を有している。
【0056】
第4の絶縁層I4上には第4のグランド配線G4と第4の電源配線P4と、これらの間に配設された第2の信号配線S2とが略平行に配設され、第4のグランド配線G4は第3の電源配線P3に対して、第4の電源配線P4は第3のグランド配線G3に対して、それぞれ第4の絶縁層I4を挟んで容量を形成するように真上になる位置に略平行に対向して、また第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0057】
第4の電源配線P4は下方に配置された第1の電源配線P1とスルーホール導体T5を介して接続するための端部を直角の外側に有しており、第4のグランド配線G4は下方に配置された第1のグランド配線G1とスルーホール導体T2を介して接続するための端部を有している。また、第2の信号配線S2と第1の信号配線S1も同様にスルーホール導体T3を介して接続される。
【0058】
このような図3に示した構成の多層配線基板によっても、信号配線に対して電源配線およびグランド配線のそれぞれが信号配線の配線領域全体にわたって均一な位置関係にあるため、信号配線の特性インピーダンスが一定となり安定した信号伝搬が可能となるとともに、電源配線−グランド配線間の合成インピーダンスが電源配線−グランド配線間の容量により低くなるため、搭載される半導体素子に対して安定した電源供給が可能となる。
【0059】
次に、図4の例では、第1の絶縁層I1上に第1の電源配線P1と第1のグランド配線G1が、第2の絶縁層I2上に第2の電源配線P2と第2のグランド配線G2とそれらの間に第1の信号配線S1が、第3の絶縁層I3上に第3の電源配線P3と第3のグランド配線G3が、第4の絶縁層I4上に第4の電源配線P4と第4のグランド配線G4とそれらの間に第2の信号配線S2がそれぞれ配設された例を示している。
【0060】
また、第2の電源配線P2と第3の電源配線P3とがスルーホール導体T1を介して、第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して、第1の信号配線S1と第2の信号配線S2とがスルーホール導体T3を介して、第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して、第1の電源配線P1と第4の電源配線P3とがスルーホール導体T5を介してそれぞれ接続されている。なお、この第1の信号配線S1と第2の信号配線S2とも、それぞれ異なる信号を伝送する配線として分離されていてもよい。
【0061】
図4に示した例では、第1の絶縁層I1上に第1のグランド配線G1と第1の電源配線P1とが略平行に配設され、第1の電源配線P1は上方に配置される第4の電源配線P4とスルーホール導体T5を介して接続するための端部を直角の外側に有している。
【0062】
また、第1のグランド配線G1は上方に配置される第4のグランド配線G4とスルーホール導体T2を介して接続するための端部を有しており、この例でも第1のグランド配線G1と第4のグランド配線G4とがスルーホール導体T2を介して直角に配設されている。
【0063】
第2の絶縁層I2上には第2のグランド配線G2と第2の電源配線P2と、これらの間に配設された第1の信号配線S1とが略平行に配設され、第2のグランド配線G2は第1の電源配線P1に対して、第2の電源配線P2は第1のグランド配線G1に対して、それぞれ第2の絶縁層I2を挟んで容量を形成するように真上になる位置に略平行に対向して配設される。また、第2の電源配線P2は上方に配置される第3の電源配線P3とスルーホール導体T1を介して接続するための端部を直角の内側に有している。
【0064】
また、第2のグランド配線G2は上方に配置される第3のグランド配線G3とスルーホール導体T4を介して接続するための端部を有しており、この例でも第2のグランド配線G2と第3のグランド配線G3とがスルーホール導体T4を介して直角に配設されている。
【0065】
第3の絶縁層I3上には第3のグランド配線G3と第3の電源配線P3とが略平行に配設され、これらの各配線の方向は第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0066】
第3の電源配線P3は下方に配置された第2の電源配線P2とスルーホール導体T1を介して接続するための端部を直角の内側に有しており、第3のグランド配線G3は下方に配置された第2のグランド配線G2とスルーホール導体T4を介して接続するための端部を有している。
【0067】
第4の絶縁層I4上には第4のグランド配線G4と第4の電源配線P4と、これらの間に配設された第2の信号配線S2とが略平行に配設され、第4のグランド配線G4は第3の電源配線P3に対して、第4の電源配線P4は第3のグランド配線G3に対して、それぞれ第4の絶縁層I4を挟んで容量を形成するように真上になる位置に略平行に対向して、また第1の絶縁層I1上および第2の絶縁層I2上に配設された各配線の方向と略直交するように配設される。
【0068】
第4の電源配線P4は下方に配置された第1の電源配線P1とスルーホール導体T5を介して接続するための端部を直角の外側に有しており、第4のグランド配線G4は下方に配置された第1のグランド配線G1とスルーホール導体T2を介して接続するための端部を有している。また、第2の信号配線S2と第1の信号配線S1も同様にスルーホール導体T3を介して接続される。
【0069】
このような図4に示した構成の多層配線基板によっても、信号配線に対して電源配線およびグランド配線のそれぞれが信号配線の配線領域全体にわたって均一な位置関係にあるため、信号配線の特性インピーダンスが一定となり安定した信号伝搬が可能となるとともに、電源配線−グランド配線間の合成インピーダンスが電源配線−グランド配線間の容量により低くなるため、搭載される半導体素子に対して安定した電源供給が可能となる。
【0070】
以上のような本発明の多層配線基板において、第1〜第4の絶縁層I1〜I4としては、誘電率2〜5の樹脂で、例えばフッ素樹脂・ポリノルボルネン・ベンゾシクロブテン・ポリイミド・エポキシ樹脂等を使用し、これらの樹脂は、例えばスピンコート法等の方法により基板上に塗布され成膜される。
【0071】
成膜された樹脂は、表面に銅やアルミニウム等の金属膜を成膜し、フォトリソグラフィ法により所定のビアパターンが形成され、このビアパターンをメタルマスクとして例えばリアクティブイオンエッチング法によりビアホールが形成され、その後メタルマスクが除去されることにより、樹脂に所定のビアホールが形成される。または、感光性樹脂(感光性ベンゾシクロブテン・感光性ポリイミド・感光性エポキシ等)を使用して絶縁層を形成後、フォトリソグラフィ法によりビアホールが形成される。または、絶縁層の樹脂形成後、エキシマレーザにより直接ビアホールが形成される。
【0072】
絶縁層樹脂の厚みとしては、第1の絶縁層I1については3μm以上であることが好ましい。3μ未満の場合、下地に使用したセラミック基板の表面粗さの影響を受けて信号配線・電源配線・グランド配線が表面粗さを持つようになるため、また、下地のセラミック基板の誘電率の影響を受けるため、高速の信号を伝搬することが難しくなる傾向がある。
【0073】
また、第2・第4の絶縁層I2・I4については0.5 μm以上3μm以下であることが好ましい。0.5 μm未満では電源配線−グランド配線間において絶縁不良を起こす傾向があり、また、3μmを超えると電源配線−グランド配線間の十分な容量が得られない傾向がある。
【0074】
また、第3の絶縁層I3については0.5 μm以上であることが好ましく、0.5 μm未満ではこの絶縁層I3の上下に配設される各配線間の絶縁性が十分に確保できなくなる傾向がある。
【0075】
なお、第1・第3の絶縁層I1・I3の厚みの上限については、電気的特性上は何ら制限されるものではないが、20μmを超えるとビアホール導体による電気的接続が困難となる傾向があるため、20μm以下とすることが好ましい。
【0076】
また、第1〜第4の電源配線P1〜P4・第1〜第4のグランド配線G1〜G4ならびに第1・第2の信号配線S1・S2としては、例えば銅または金等を主導体金属層とし、必要に応じてクロム・チタン・モリブデン・ニオブ等を密着金属層として用いるとよく、これらの金属層は例えばスパッタリング法・真空蒸着法またはメッキ法により形成され、フォトリソグラフィ法により所定の配線パターンが形成される。
【0077】
この主導体金属層の厚みは1〜10μmとすることが好ましい。1μm未満であると配線の抵抗が大きくなるため、半導体素子への良好な電源供給や安定したグランドの確保・良好な信号の伝搬が困難となる傾向が見られる。また、10μmを超えると絶縁層による被覆が不十分となって絶縁不良となる場合がある。
【0078】
また、密着金属層は必要に応じて設ければよいが、設ける場合には密着金属層の厚みは0.03〜0.2 μmとすることが好ましい。0.03μm未満では主導体金属層の密着性を向上させる効果が十分でなく、また、0.2 μmを超えると例えば10GHzの信号を伝送する場合にその信号伝搬にかかわる金属の厚み(スキンデプス)がおおよそ0.6 μmとなってその3分の1以上を密着金属層が占めることとなり、低い抵抗を持つ銅や銀等の主導体金属層の役割が不十分となってしまう傾向がある。
【0079】
そして、各配線の位置関係としては、信号配線に対して電源配線・グランド配線が均等な位置関係になるような配置とすることが好ましい。
【0080】
なお、本発明の多層配線基板は、以上の各例に対して第1の絶縁層I1の下に絶縁基体を配してもよく、第4の絶縁層I4とその上の各配線とを覆うようにさらに絶縁層を積層してもよい。また、各配線はそれぞれ複数本配設してもよく、これら第1の絶縁層I1〜第4の絶縁層I4により構成される多層配線基板の上にさらに第1の絶縁層I1〜第4の絶縁層I4により構成される多層配線基板を種々組み合わせて積層してもよい。
【0081】
本発明の多層配線基板に対して第1の絶縁層I1の下に配する絶縁基体としては、例えばアルミナセラミックス等からなる絶縁基体を用いることができる。このような絶縁基体は、例えばアルミナ(Al2 O3 )、シリカ(SiO2 )等のセラミック原料粉末に適当な溶剤・溶媒を添加混合して泥漿物を作り、これを従来周知のドクターブレード法によりシート状と成すとともに高温で焼成することにより作製される。
【0082】
この絶縁基体の上面には、従来周知のイオンプレーティング法・スパッタリング法等の気相成長法によりアルミ(Al)等からなる下地導体層が形成され、その上からポリイミド樹脂等の高分子材料をスピンコーティングし、加熱処理を行うことにより第1の絶縁膜I1を形成する。
【0083】
次いで、フォトリソグラフィにより、多層構造とするための接続用ビアホールを形成し、第1の絶縁膜I1上に気相成長法により下地金属層および主導体層および保護金属層を成膜し、ビアホール導体を形成するとともに、フォトリソグラフィにより第1の電源配線と第1のグランド配線と、仕様に応じて第1の信号配線とを形成する。
【0084】
さらに、この第1の絶縁層I1および各配線の上にポリイミド樹脂を周知のスピンコーティングにより塗布して加熱処理する事により、1〜3μmの厚みを有する第2の絶縁層I2を形成する。
【0085】
次いで、フォトリソグラフィにより多層構造とするための接続用ビアホールを形成し、さらに第2の絶縁層I2上に気相成長法により下地金属層・主導体層・保護金属層からなる導電層を成膜し、ビアホール導体を形成するとともに、フォトリソグラフィにより第2の電源配線と第2のグランド配線と、仕様に応じて第1の信号配線とを形成する。
【0086】
さらに、第1の絶縁層I2と各配線の上にポリイミド膜をスピンコートして加熱処理する事により、5〜20μmの厚みを有する第3の絶縁層I3を形成し、次いでフォトリソグラフィによりこの第3の絶縁層I3上に形成する各配線を下部にある各配線と接続するためのビアホールを形成する。
【0087】
このようにして順次各絶縁層および各配線を形成してゆくが、ここで第1の絶縁層I1上と第2の絶縁層I2上の各配線をX方向の配線とした場合、第3の絶縁層I3上と第4の絶縁層I4上の各配線をそれとは直交するY方向の配線となるように配置する。
【0088】
また、第1〜第4の電源配線はすべて絶縁層に設けられた接続用ビアホール導体により電気的に接続されている。
【0089】
同様に、第1〜第4のグランド配線も絶縁層に設けられたビアホール導体により電気的に接続され、さらに、第1の信号配線と第2の信号配線は、X,Y方向の配線として接続が必要になるときは、絶縁層に設けられたビアホール導体により電気的に接続される。
【0090】
このようにして、各絶縁膜と各配線とビアホール導体とを順次形成して積層することにより多層の配線基板とすることができる。
【0091】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、同一層内に複数の信号配線を配設する場合、図5に図1〜図4と同様の平面図で示すように、電源配線・グランド配線をビアホール導体により接続する端部を図1〜図4に示したように直角の外側あるいは内側に設けずに、端部に適当な切欠きを設ける等して配線幅内に収めて、特性インピーダンスの均一性を保つように直角に接続されるような構造としてもよい。
【0092】
【発明の効果】
本発明の多層回路基板によれば、信号配線が電源配線とグランド配線との間に略平行に配設されて成り、いわゆるコプレーナ線路構造を形成していることから、信号配線の特性インピーダンスを均一にしつつ安定した特性インピーダンスを得ることができる。
【0093】
例えば、第1の信号配線が、半導体素子の動作によりグランド配線に接続された場合、第1の信号配線は第1のグランド配線および第2のグランド配線と電磁的に結合し、また、半導体素子の動作により第1の信号配線が電源配線に接続された場合には、第1の信号配線は第1の電源配線および第2の電源配線と電磁的に結合するため、半導体素子の動作の状態にかかわらず第1の信号配線は安定して電源配線およびグランド配線と電磁的結合を行なうこととなり、安定した特性インピーダンスを得ることができる。
【0094】
また、本発明の多層配線基板によれば、電源配線とグランド配線とが絶縁層を挟んで略平行に対向するように積層されていることからそれぞれの配線間の合成インピーダンスが小さくなるため、多層配線基板上に搭載された半導体素子に対して電源が安定して供給されることとなり、半導体素子の誤動作を防止することができる。
【0095】
さらに、本発明の多層配線基板によれば、第1の絶縁層上および第2の絶縁層上の各配線の方向と第3の絶縁層上および第4の絶縁層上の各配線の方向とが略直交するように積層されていることから、直交部分での信号の電磁界は互いに直交しており、直交部分でのクロストークの発生を抑制することができる。
【図面の簡単な説明】
【図1】本発明の多層配線基板の実施の形態の一例を示す平面図と断面図である。
【図2】本発明の多層配線基板の実施の形態の他の例を示す平面図と断面図である。
【図3】本発明の多層配線基板の実施の形態の他の例を示す平面図と断面図である。
【図4】本発明の多層配線基板の実施の形態の他の例を示す平面図と断面図である。
【図5】本発明の多層配線基板の実施の形態の他の例を示す平面図と断面図である。
【符号の説明】
I1〜I4・・・・第1〜第4の絶縁層
G1〜G4・・・・第1〜第4のグランド配線
P1〜P4・・・・第1〜第4の電源配線
S1、S2・・・・第1、第2の信号配線
T1〜T5・・・・第1〜第5のスルーホール導体
Claims (4)
- 上面に第1の電源配線と第1のグランド配線とが略平行に配設されて成る第1の絶縁層と、
上面に第2の電源配線と第2のグランド配線とこれら第2の電源配線と第2のグランド配線との間に第1の信号配線とが略平行に配設されて成る第2の絶縁層と、
上面に第3の電源配線と第3のグランド配線とこれら第3の電源配線と第3のグランド配線との間に第2の信号配線とが略平行に配設されて成る第3の絶縁層と、
上面に第4の電源配線と第4のグランド配線とが略平行に配設されて成る第4の絶縁層とが、
前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、
前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、
前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、
前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とする多層配線基板。 - 上面に第1の電源配線と第1のグランド配線とこれら第1の電源配線と第1のグランド配線との間に第1の信号配線とが略平行に配設されて成る第1の絶縁層と、
上面に第2の電源配線と第2のグランド配線とが略平行に配設されて成る第2の絶縁層と、
上面に第3の電源配線と第3のグランド配線とこれら第3の電源配線と第3のグランド配線との間に第2の信号配線とが略平行に配設されて成る第3の絶縁層と、
上面に第4の電源配線と第4のグランド配線とが略平行に配設されて成る第4の絶縁層とが、
前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、
前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、
前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、
前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とする多層配線基板。 - 上面に第1の電源配線と第1のグランド配線とこれら第1の電源配線と第1のグランド配線との間に第1の信号配線とが略平行に配設されて成る第1の絶縁層と、
上面に第2の電源配線と第2のグランド配線とが略平行に配設されて成る第2の絶縁層と、
上面に第3の電源配線と第3のグランド配線とが略平行に配設されて成る第3の絶縁層と、
上面に第4の電源配線と第4のグランド配線とこれら第4の電源配線と第4のグランド配線との間に第2の信号配線とが略平行に配設されて成る第4の絶縁層とが、
前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、
前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、
前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、
前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とする多層配線基板。 - 上面に第1の電源配線と第1のグランド配線とが略平行に配設されて成る第1の絶縁層と、
上面に第2の電源配線と第2のグランド配線とこれら第2の電源配線と第2のグランド配線との間に第1の信号配線とが略平行に配設されて成る第2の絶縁層と、
上面に第3の電源配線と第3のグランド配線とが略平行に配設されて成る第3の絶縁層と、
上面に第4の電源配線と第4のグランド配線とこれら第4の電源配線と第4のグランド配線との間に第2の信号配線とが略平行に配設されて成る第4の絶縁層とが、
前記第1の電源配線と前記第2のグランド配線が、および前記第1のグランド配線と前記第2の電源配線がそれぞれ第2の絶縁層を挟んで略平行に対向するとともに、
前記第3の電源配線と前記第4のグランド配線が、および前記第3のグランド配線と前記第4の電源配線がそれぞれ第4の絶縁層を挟んで略平行に対向し、かつ、
前記第1の絶縁層上および前記第2の絶縁層上の各配線の方向と前記第3の絶縁層上および前記第4の絶縁層上の各配線の方向とが略直交するように順次積層されて成り、
前記第1乃至第4の電源配線ならびに前記第1乃至第4のグランド配線がそれぞれスルーホール導体を介して接続されていることを特徴とする多層配線基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20555097A JP3732927B2 (ja) | 1997-07-31 | 1997-07-31 | 多層配線基板 |
US09/124,346 US6172305B1 (en) | 1997-07-31 | 1998-07-29 | Multilayer circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20555097A JP3732927B2 (ja) | 1997-07-31 | 1997-07-31 | 多層配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1154921A JPH1154921A (ja) | 1999-02-26 |
JP3732927B2 true JP3732927B2 (ja) | 2006-01-11 |
Family
ID=16508757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20555097A Expired - Fee Related JP3732927B2 (ja) | 1997-07-31 | 1997-07-31 | 多層配線基板 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6172305B1 (ja) |
JP (1) | JP3732927B2 (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3562568B2 (ja) * | 1999-07-16 | 2004-09-08 | 日本電気株式会社 | 多層配線基板 |
US7276788B1 (en) | 1999-08-25 | 2007-10-02 | Micron Technology, Inc. | Hydrophobic foamed insulators for high density circuits |
US7335965B2 (en) * | 1999-08-25 | 2008-02-26 | Micron Technology, Inc. | Packaging of electronic chips with air-bridge structures |
EP1113497A3 (en) * | 1999-12-29 | 2006-01-25 | Texas Instruments Incorporated | Semiconductor package with conductor impedance selected during assembly |
US6413827B2 (en) | 2000-02-14 | 2002-07-02 | Paul A. Farrar | Low dielectric constant shallow trench isolation |
US6677209B2 (en) | 2000-02-14 | 2004-01-13 | Micron Technology, Inc. | Low dielectric constant STI with SOI devices |
US6890847B1 (en) * | 2000-02-22 | 2005-05-10 | Micron Technology, Inc. | Polynorbornene foam insulation for integrated circuits |
JP2001251061A (ja) * | 2000-03-02 | 2001-09-14 | Sony Corp | 多層型プリント配線基板 |
US6534852B1 (en) * | 2000-04-11 | 2003-03-18 | Advanced Semiconductor Engineering, Inc. | Ball grid array semiconductor package with improved strength and electric performance and method for making the same |
EP1231825A4 (en) | 2000-06-29 | 2005-09-28 | Mitsubishi Electric Corp | MULTILAYER SUBSTRATE MODULE AND PORTABLE WIRELESS TERMINAL |
JP3745276B2 (ja) * | 2001-01-17 | 2006-02-15 | キヤノン株式会社 | 多層プリント配線板 |
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US7214886B2 (en) * | 2003-11-25 | 2007-05-08 | International Business Machines Corporation | High performance chip carrier substrate |
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US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US20090008139A1 (en) * | 2007-07-03 | 2009-01-08 | Sony Ericsson Mobile Communications Ab | Multilayer pwb and a method for producing the multilayer pwb |
JP5444619B2 (ja) * | 2008-02-07 | 2014-03-19 | 株式会社ジェイテクト | 多層回路基板およびモータ駆動回路基板 |
US20110212307A1 (en) * | 2008-02-18 | 2011-09-01 | Princo Corp. | Method to decrease warpage of a multi-layer substrate and structure thereof |
US20110212257A1 (en) * | 2008-02-18 | 2011-09-01 | Princo Corp. | Method to decrease warpage of a multi-layer substrate and structure thereof |
JP5216147B2 (ja) * | 2011-03-08 | 2013-06-19 | 日本オクラロ株式会社 | 差動伝送回路、光送受信モジュール、及び情報処理装置 |
US9006584B2 (en) * | 2013-08-06 | 2015-04-14 | Texas Instruments Incorporated | High voltage polymer dielectric capacitor isolation device |
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JP6614246B2 (ja) | 2016-02-03 | 2019-12-04 | 富士通株式会社 | キャパシタ内蔵多層配線基板及びその製造方法 |
US10225922B2 (en) * | 2016-02-18 | 2019-03-05 | Cree, Inc. | PCB based semiconductor package with impedance matching network elements integrated therein |
JP2022017605A (ja) * | 2018-10-25 | 2022-01-26 | ソニーセミコンダクタソリューションズ株式会社 | 回路基板、半導体装置、および、電子機器 |
US11626696B2 (en) * | 2021-04-29 | 2023-04-11 | GITech, Inc. | Electrical interposer having shielded contacts and traces |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4705917A (en) * | 1985-08-27 | 1987-11-10 | Hughes Aircraft Company | Microelectronic package |
US5072075A (en) * | 1989-06-28 | 1991-12-10 | Digital Equipment Corporation | Double-sided hybrid high density circuit board and method of making same |
JPH06291216A (ja) * | 1993-04-05 | 1994-10-18 | Sony Corp | 基板及びセラミックパッケージ |
JPH0918156A (ja) | 1995-06-27 | 1997-01-17 | Mitsubishi Electric Corp | 多層プリント配線板 |
-
1997
- 1997-07-31 JP JP20555097A patent/JP3732927B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-29 US US09/124,346 patent/US6172305B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6172305B1 (en) | 2001-01-09 |
JPH1154921A (ja) | 1999-02-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041201 |
|
A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
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|
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|
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