JP2001044219A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 放熱特性のよい半導体装置を提供すること。
【解決手段】 半導体基板１１と、この半導体基板１１
の表面に形成された能動素子１２と、この能動素子１２
の下部に設けられた複数の凹部１５とを具備した半導体
装置において、凹部１５は、半導体基板１１の裏面に格
子状に配置されている。
の表面に形成された能動素子１２と、この能動素子１２
の下部に設けられた複数の凹部１５とを具備した半導体
装置において、凹部１５は、半導体基板１１の裏面に格
子状に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の裏面
にバスタブ構造用の凹部を形成し一部を薄層化した半導
体装置に関する。
にバスタブ構造用の凹部を形成し一部を薄層化した半導
体装置に関する。
【０００２】
【従来の技術】マイクロ波帯を利用した移動体通信、た
とえばコードレス電話や携帯電話などではデジタル化が
進み、小型で、低価格、低歪、そして高効率の電力増幅
器が求められている。小型化や低価格化を図る方法とし
ては、たとえばモノリシックマイクロ波集積回路( 以下
ＭＭＩＣという) を利用する方法がある。ＭＭＩＣは、
増幅素子を構成する砒化ガリウム電界効果トランジスタ
( 以下ＧａＡｓ・ＦＥＴと記す) や整合回路、そしてバ
イアス回路を構成する抵抗、コンデンサ、インダクタな
どを１つの半導体チップ上に形成している。また、低歪
化や高効率化を図る方法としては、たとえば、高効率で
線形動作するＧａＡｓ・ＦＥＴを増幅素子として利用す
る方法がある。
とえばコードレス電話や携帯電話などではデジタル化が
進み、小型で、低価格、低歪、そして高効率の電力増幅
器が求められている。小型化や低価格化を図る方法とし
ては、たとえばモノリシックマイクロ波集積回路( 以下
ＭＭＩＣという) を利用する方法がある。ＭＭＩＣは、
増幅素子を構成する砒化ガリウム電界効果トランジスタ
( 以下ＧａＡｓ・ＦＥＴと記す) や整合回路、そしてバ
イアス回路を構成する抵抗、コンデンサ、インダクタな
どを１つの半導体チップ上に形成している。また、低歪
化や高効率化を図る方法としては、たとえば、高効率で
線形動作するＧａＡｓ・ＦＥＴを増幅素子として利用す
る方法がある。
【０００３】電力増幅用に用いられるＧａＡｓ・ＦＥＴ
は、動作電流によって熱が大量に発生する。熱によって
温度が上昇すると、ＦＥＴの利得や出力電力が低下し、
また、信頼性や寿命を低下させる。そのため、ＧａＡｓ
・ＦＥＴが発生する熱を逃すために、たとえば、ＰＨＳ
（Plated Heat Sink）構造が用いられている。ＰＨＳ
構造は、ＧａＡｓ・ＦＥＴが形成される半導体基板の厚
さを３０μｍ程度と薄くし、熱伝導の良い金などの金属
膜を半導体基板の裏面に厚くメッキする方法である。
は、動作電流によって熱が大量に発生する。熱によって
温度が上昇すると、ＦＥＴの利得や出力電力が低下し、
また、信頼性や寿命を低下させる。そのため、ＧａＡｓ
・ＦＥＴが発生する熱を逃すために、たとえば、ＰＨＳ
（Plated Heat Sink）構造が用いられている。ＰＨＳ
構造は、ＧａＡｓ・ＦＥＴが形成される半導体基板の厚
さを３０μｍ程度と薄くし、熱伝導の良い金などの金属
膜を半導体基板の裏面に厚くメッキする方法である。
【０００４】ところで、ＭＭＩＣの場合、通常、整合回
路やバイアス回路が設けられる。これらの回路は大きな
面積を必要とするため、チップサイズは２〜１０ｍｍ2
程度と大きくなる。したがって、基板の厚さを薄くする
と、製造工程などにおいてチップが割れやすいという問
題がある。また、基板の厚さを薄くすると、所望の特性
インピーダンスを得るために、ストリップ線路の幅が細
くなる。そのため、回路抵抗が増加し、ＭＭＩＣの回路
設計が難しくなる。
路やバイアス回路が設けられる。これらの回路は大きな
面積を必要とするため、チップサイズは２〜１０ｍｍ2
程度と大きくなる。したがって、基板の厚さを薄くする
と、製造工程などにおいてチップが割れやすいという問
題がある。また、基板の厚さを薄くすると、所望の特性
インピーダンスを得るために、ストリップ線路の幅が細
くなる。そのため、回路抵抗が増加し、ＭＭＩＣの回路
設計が難しくなる。
【０００５】そこで、従来のＭＭＩＣの場合、基板に
は、３０μｍ程度と薄いものでなく、１００μｍ程度の
厚さのものがよく用いられる。しかし、ＭＭＩＣを形成
する基板の厚さが１００μｍ程度になると、熱の影響
で、ＦＥＴは、単位ゲート幅あたりの出力電力が低下す
る。このような場合、所望の出力電力を得るために、ゲ
ート幅を広げる必要がある。ゲート幅を広げると、ＦＥ
Ｔの占有面積が増え、また、合成回路や整合回路の面積
も増加する。その結果、ＭＭＩＣチップの面積が増大
し、ＭＭＩＣ化による小型化や低価格化が困難になる。
は、３０μｍ程度と薄いものでなく、１００μｍ程度の
厚さのものがよく用いられる。しかし、ＭＭＩＣを形成
する基板の厚さが１００μｍ程度になると、熱の影響
で、ＦＥＴは、単位ゲート幅あたりの出力電力が低下す
る。このような場合、所望の出力電力を得るために、ゲ
ート幅を広げる必要がある。ゲート幅を広げると、ＦＥ
Ｔの占有面積が増え、また、合成回路や整合回路の面積
も増加する。その結果、ＭＭＩＣチップの面積が増大
し、ＭＭＩＣ化による小型化や低価格化が困難になる。
【０００６】上記した問題を解決する方法として、従
来、バスタブ構造の基板が用いられている。これは、Ｍ
ＭＩＣチップの基板の厚さを例えば１００μｍ程度と厚
くし、熱を発生するＦＥＴ直下をバスタブ構造とし、そ
の部分の基板の厚さを例えば３０μｍ程度に薄くする方
法である。
来、バスタブ構造の基板が用いられている。これは、Ｍ
ＭＩＣチップの基板の厚さを例えば１００μｍ程度と厚
くし、熱を発生するＦＥＴ直下をバスタブ構造とし、そ
の部分の基板の厚さを例えば３０μｍ程度に薄くする方
法である。
【０００７】ここで、バスタブ構造の基板を有する従来
の半導体装置について、その製造工程を断面で示した図
８を参照して説明する。
の半導体装置について、その製造工程を断面で示した図
８を参照して説明する。
【０００８】符号６１は半導体基板で、まず、半導体基
板６１の表面にＦＥＴ６２や整合回路６３などを形成す
る。そして、半導体基板６１の裏面を研磨し、半導体基
板６１全体の厚さ（Ｔ）を１００μｍ程度にする( 図８
（ａ）) 。
板６１の表面にＦＥＴ６２や整合回路６３などを形成す
る。そして、半導体基板６１の裏面を研磨し、半導体基
板６１全体の厚さ（Ｔ）を１００μｍ程度にする( 図８
（ａ）) 。
【０００９】次に、半導体基板６１の裏面にレジスト６
４を塗布し、バスタブ構造を形成する領域、たとえばＦ
ＥＴ６２直下のレジスト６４に開口部６４ａを形成する
( 図８（ｂ））。
４を塗布し、バスタブ構造を形成する領域、たとえばＦ
ＥＴ６２直下のレジスト６４に開口部６４ａを形成する
( 図８（ｂ））。
【００１０】次に、ドライエッチング法あるいはウエッ
トエッチング法により、開口部６４ａが形成された部分
の半導体基板６１を所望の深さに選択的にエッチング
し、凹部いわゆるバスタブ構造６５を形成する( 図８
（ｃ））。このとき、バスタブ構造６５のエッチング深
さ（ｄ）を７０μｍ程度とし、ＦＥＴ６２直下の基板６
１の厚さ（ｔ）が３０μｍ程度になるようにする。
トエッチング法により、開口部６４ａが形成された部分
の半導体基板６１を所望の深さに選択的にエッチング
し、凹部いわゆるバスタブ構造６５を形成する( 図８
（ｃ））。このとき、バスタブ構造６５のエッチング深
さ（ｄ）を７０μｍ程度とし、ＦＥＴ６２直下の基板６
１の厚さ（ｔ）が３０μｍ程度になるようにする。
【００１１】次に、レジスト６４を剥離し、半導体基板
６１裏面およびバスタブ構造６５内部に電界メッキ用金
属膜６６を形成する( 図８（ｄ））。電界メッキ用金属
膜６６は、金を５００ｎｍ程度の厚さに蒸着して形成す
る。
６１裏面およびバスタブ構造６５内部に電界メッキ用金
属膜６６を形成する( 図８（ｄ））。電界メッキ用金属
膜６６は、金を５００ｎｍ程度の厚さに蒸着して形成す
る。
【００１２】次に、裏面電極６７を形成する( 図８
（ｅ））。裏面電極６７は、電界メッキ用金属膜６６を
電極として、電界メッキ法により金を２０μｍ程度の厚
さに形成する。
（ｅ））。裏面電極６７は、電界メッキ用金属膜６６を
電極として、電界メッキ法により金を２０μｍ程度の厚
さに形成する。
【００１３】
【発明が解決しようとする課題】上記の方法で製造され
た従来の半導体装置は、通常、キャリアプレートあるい
はパッケージのベ一スプレート上に半田などを用いて接
着される。半導体装置をキャリアプレート上に接着した
状態の断面図を図９に示す。図９は、図８に対応する部
分には同一の符号を付し、重複する説明は一部省略す
る。
た従来の半導体装置は、通常、キャリアプレートあるい
はパッケージのベ一スプレート上に半田などを用いて接
着される。半導体装置をキャリアプレート上に接着した
状態の断面図を図９に示す。図９は、図８に対応する部
分には同一の符号を付し、重複する説明は一部省略す
る。
【００１４】符号７１がキャリアプレートで、キャリア
プレート７１上に、半導体装置が半田７２で接着されて
いる。この場合、バスタブ構造６５内の全体に半田７２
が入らず、バスタブ構造６５内に空洞７３が生じる。空
洞７３内には空気があるため、金属に比べ熱伝導率が悪
くなる。そのため、ＦＥＴ６２で発生した熱がキャリア
プレート７１に伝わりにくく、放熱特性が悪くなる。そ
の結果、ＦＥＴ６２の温度が上昇し、特性や信頼性が低
下する。
プレート７１上に、半導体装置が半田７２で接着されて
いる。この場合、バスタブ構造６５内の全体に半田７２
が入らず、バスタブ構造６５内に空洞７３が生じる。空
洞７３内には空気があるため、金属に比べ熱伝導率が悪
くなる。そのため、ＦＥＴ６２で発生した熱がキャリア
プレート７１に伝わりにくく、放熱特性が悪くなる。そ
の結果、ＦＥＴ６２の温度が上昇し、特性や信頼性が低
下する。
【００１５】本発明は、上記した欠点を解決するもの
で、放熱特性のよい半導体装置を提供することを目的と
する。
で、放熱特性のよい半導体装置を提供することを目的と
する。
【００１６】
【課題を解決するための手段】本発明は、半導体基板
と、この半導体基板の表面に形成された能動素子と、こ
の能動素子の下部に設けられた複数の凹部とを具備した
半導体装置において、前記凹部は、前記半導体基板の裏
面に格子状に配置されたことを特徴としている。
と、この半導体基板の表面に形成された能動素子と、こ
の能動素子の下部に設けられた複数の凹部とを具備した
半導体装置において、前記凹部は、前記半導体基板の裏
面に格子状に配置されたことを特徴としている。
【００１７】
【発明の実施の形態】本発明の実施形態について、その
製造工程を図１で説明する。図１の（ａ）、（ｂ）、
（ｄ）〜（ｆ）は断面図で、それぞれは半導体基板の裏
面を示す図１（ｃ）の線分ｍで断面にした図である。
製造工程を図１で説明する。図１の（ａ）、（ｂ）、
（ｄ）〜（ｆ）は断面図で、それぞれは半導体基板の裏
面を示す図１（ｃ）の線分ｍで断面にした図である。
【００１８】符号１１は半導体基板で、まず、半導体基
板１１の表面にＦＥＴ１２や整合回路１３などを形成す
る。そして、半導体基板１１の裏面を研磨し、基板１１
の厚さ（Ｔ）を１００μｍ程度にする( 図１（ａ））。
板１１の表面にＦＥＴ１２や整合回路１３などを形成す
る。そして、半導体基板１１の裏面を研磨し、基板１１
の厚さ（Ｔ）を１００μｍ程度にする( 図１（ａ））。
【００１９】次に、半導体基板１１の裏面にレジスト１
４を塗布し、半導体基板１１の裏面に、バスタブ構造を
形成する領域のレジスト１４部分に開口部１４ａを複数
設ける( 図１（ｂ））。開口部１４ａは、半導体基板１
１の裏面を示す図１（ｃ）に示されるように、たとえば
大きさが同じ正方形状で、また、ＦＥＴ１２の直下に、
半導体基板１１の縦方向および横方向にそれぞれ等間隔
に複数ずつ格子状に設けられている。図１（ｃ）では、
半導体基板１１の表面に形成されたＦＥＴ１２や整合回
路１３の位置が破線１２ａ、１３ａで示されている。
４を塗布し、半導体基板１１の裏面に、バスタブ構造を
形成する領域のレジスト１４部分に開口部１４ａを複数
設ける( 図１（ｂ））。開口部１４ａは、半導体基板１
１の裏面を示す図１（ｃ）に示されるように、たとえば
大きさが同じ正方形状で、また、ＦＥＴ１２の直下に、
半導体基板１１の縦方向および横方向にそれぞれ等間隔
に複数ずつ格子状に設けられている。図１（ｃ）では、
半導体基板１１の表面に形成されたＦＥＴ１２や整合回
路１３の位置が破線１２ａ、１３ａで示されている。
【００２０】次に、ドライエッチング法もしくはウエッ
トエッチング法により、半導体基板１１の開口部１４ａ
を所望の深さに選択的にエッチングし、バスタブ構造と
なる凹部１５を形成する( 図１（ｄ））。このとき、複
数の凹部１５が格子状に分布し、それぞれの凹部１５は
７０μｍ程度の深さ（ｄ）に形成され、ＦＥＴ１２直下
の基板１１の厚さは（ｔ）は３０μｍ程度になってい
る。
トエッチング法により、半導体基板１１の開口部１４ａ
を所望の深さに選択的にエッチングし、バスタブ構造と
なる凹部１５を形成する( 図１（ｄ））。このとき、複
数の凹部１５が格子状に分布し、それぞれの凹部１５は
７０μｍ程度の深さ（ｄ）に形成され、ＦＥＴ１２直下
の基板１１の厚さは（ｔ）は３０μｍ程度になってい
る。
【００２１】次に、レジスト１４を剥離し、各凹部１５
の内面を含む半導体基板１１の裏面全体に電界メッキ用
金属膜１６を形成する( 図１（ｅ））。電界メッキ用金
属膜１６は金を５００ｎｍ程度の厚さに蒸着する。
の内面を含む半導体基板１１の裏面全体に電界メッキ用
金属膜１６を形成する( 図１（ｅ））。電界メッキ用金
属膜１６は金を５００ｎｍ程度の厚さに蒸着する。
【００２２】次に、裏面電極１７を形成する( 図１
（ｆ））。裏面電極１７は、電界メッキ用金属膜１６を
電極とした電界メッキ法により、金を２０μｍ程度の厚
さに形成する。このとき、メッキ法で形成される金が各
凹部１５の内部空間を埋めるように、凹部１５の開口部
分の最大寸法部分は、たとえば裏面電極１７である金の
厚さの２倍以下に設定している。
（ｆ））。裏面電極１７は、電界メッキ用金属膜１６を
電極とした電界メッキ法により、金を２０μｍ程度の厚
さに形成する。このとき、メッキ法で形成される金が各
凹部１５の内部空間を埋めるように、凹部１５の開口部
分の最大寸法部分は、たとえば裏面電極１７である金の
厚さの２倍以下に設定している。
【００２３】上記の工程で製造されたＭＭＩＣは、図２
に示すように、キャリアプレート２１上に半田２２を用
いて接着される。図２では、図１に対応する部分には同
一の符号を付し、重複する説明を一部省略する。この場
合、キャリアプレート２１に代えて、パッケージのべ一
スプレート上に半田などでＭＭＩＣを接着することもで
きる。
に示すように、キャリアプレート２１上に半田２２を用
いて接着される。図２では、図１に対応する部分には同
一の符号を付し、重複する説明を一部省略する。この場
合、キャリアプレート２１に代えて、パッケージのべ一
スプレート上に半田などでＭＭＩＣを接着することもで
きる。
【００２４】上記した構造によれば、半導体基板１１の
裏面に複数の凹部１５が、その縦方向および横方向にそ
れぞれ等間隔に格子状に設けられている。この場合、凹
部１５の開口部分の面積が同じであっても、開口部分の
面積が大きい１つの凹部をＦＥＴ１２直下に形成する従
来の構造に比べ、半導体基板の強度が大きくなる。ま
た、１つ１つの凹部が小さい場合、凹部１５内部の空間
が金で満たされ、凹部１５内に生じる空間部分が少なく
なる。このため、ＦＥＴ１２で発生した熱が凹部１５内
の金を通してキャリアプレート２１に伝わり、効率よく
熱を逃がすことができる。
裏面に複数の凹部１５が、その縦方向および横方向にそ
れぞれ等間隔に格子状に設けられている。この場合、凹
部１５の開口部分の面積が同じであっても、開口部分の
面積が大きい１つの凹部をＦＥＴ１２直下に形成する従
来の構造に比べ、半導体基板の強度が大きくなる。ま
た、１つ１つの凹部が小さい場合、凹部１５内部の空間
が金で満たされ、凹部１５内に生じる空間部分が少なく
なる。このため、ＦＥＴ１２で発生した熱が凹部１５内
の金を通してキャリアプレート２１に伝わり、効率よく
熱を逃がすことができる。
【００２５】次に、本発明の他の実施形態について図３
を参照して説明する。図３はＦＥＴが設けられる半導体
基板４１部分を抜き出した図で、図（ａ）は断面図で、
図（ｂ）は半導体基板４１の裏面を示す平面図である。
この実施形態では、半導体基板４１の裏面に形成する凹
部４２が、半導体基板４１の横方向にたとえば１列に設
けられている。そして、ＦＥＴ４３の中心部、あるい
は、中心部に近い位置の直下で間隔ｓを狭くし、それよ
りも離れた側偏部すなわちＦＥＴ４３の端部の直下で間
隔Ｓを大きくしている。
を参照して説明する。図３はＦＥＴが設けられる半導体
基板４１部分を抜き出した図で、図（ａ）は断面図で、
図（ｂ）は半導体基板４１の裏面を示す平面図である。
この実施形態では、半導体基板４１の裏面に形成する凹
部４２が、半導体基板４１の横方向にたとえば１列に設
けられている。そして、ＦＥＴ４３の中心部、あるい
は、中心部に近い位置の直下で間隔ｓを狭くし、それよ
りも離れた側偏部すなわちＦＥＴ４３の端部の直下で間
隔Ｓを大きくしている。
【００２６】図３では、半導体基板７１とバスタブ構造
となる凹部７２のみが示されている。これらの凹部７２
には、図１で説明したと同様、その後、電界メッキ用金
属膜が形成され、さらに、裏面電極が形成される。ま
た、図３では、半導体基板７１の裏面に形成する凹部７
２を半導体基板７１の図の横方向に１列に設けている
が、複数列に設けることもできる。複数列に設ける場合
も、たとえば、ＦＥＴ７３の中心部、あるいは、中心部
に近い位置の直下で間隔を狭くし、それよりも離れた側
偏部、すなわちＦＥＴ７３の縦方向および横方向におけ
る端部の直下で間隔を大きくする。
となる凹部７２のみが示されている。これらの凹部７２
には、図１で説明したと同様、その後、電界メッキ用金
属膜が形成され、さらに、裏面電極が形成される。ま
た、図３では、半導体基板７１の裏面に形成する凹部７
２を半導体基板７１の図の横方向に１列に設けている
が、複数列に設けることもできる。複数列に設ける場合
も、たとえば、ＦＥＴ７３の中心部、あるいは、中心部
に近い位置の直下で間隔を狭くし、それよりも離れた側
偏部、すなわちＦＥＴ７３の縦方向および横方向におけ
る端部の直下で間隔を大きくする。
【００２７】次に、本発明の他の実施形態について図４
を参照して説明する。図４はＦＥＴが設けられる半導体
基板７１部分を抜き出した図で、図（ａ）は断面図で、
図（ｂ）は半導体基板７１の裏面を示す平面図である。
この実施形態では、半導体基板７１の裏面に形成する凹
部７２が、半導体基板７１の横方向にたとえば１列に設
けられている。そして、ＦＥＴ７３の中心部、あるい
は、中心部に近い位置の直下で深さＤを深くし、それよ
りも離れた側偏部すなわちＦＥＴ７３の端部の直下で深
さｄを浅くしている。
を参照して説明する。図４はＦＥＴが設けられる半導体
基板７１部分を抜き出した図で、図（ａ）は断面図で、
図（ｂ）は半導体基板７１の裏面を示す平面図である。
この実施形態では、半導体基板７１の裏面に形成する凹
部７２が、半導体基板７１の横方向にたとえば１列に設
けられている。そして、ＦＥＴ７３の中心部、あるい
は、中心部に近い位置の直下で深さＤを深くし、それよ
りも離れた側偏部すなわちＦＥＴ７３の端部の直下で深
さｄを浅くしている。
【００２８】図４では、半導体基板７１とバスタブ構造
となる凹部７２のみが示されている。これらの凹部７２
には、図１で説明したと同様、その後、電界メッキ用金
属膜が形成され、さらに、裏面電極が形成される。ま
た、図４では、半導体基板４１の裏面に形成する凹部７
２を半導体基板７１の横方向に１列に設けているが、複
数列に設けることもできる。複数列に設ける場合も、た
とえば、ＦＥＴ７３の中心部、あるいは、中心部に近い
位置の直下で深さＤを深くし、それよりも離れた側偏部
すなわちＦＥＴ７３の縦方向および横方向における端部
の直下で深さｄを浅くする。
となる凹部７２のみが示されている。これらの凹部７２
には、図１で説明したと同様、その後、電界メッキ用金
属膜が形成され、さらに、裏面電極が形成される。ま
た、図４では、半導体基板４１の裏面に形成する凹部７
２を半導体基板７１の横方向に１列に設けているが、複
数列に設けることもできる。複数列に設ける場合も、た
とえば、ＦＥＴ７３の中心部、あるいは、中心部に近い
位置の直下で深さＤを深くし、それよりも離れた側偏部
すなわちＦＥＴ７３の縦方向および横方向における端部
の直下で深さｄを浅くする。
【００２９】ここで、上記した方法で形成されたＭＭＩ
ＣにおけるＦＥＴ部分の温度分布について図５〜図７を
参照して説明する。図５〜図７のそれぞれにおける図
（ａ）は、ＦＥＴ部分の温度分布を示している。横軸が
ＦＥＴ１２の配列方向を、縦軸が温度を示している。ま
た、図５〜図７のそれぞれにおける図（ｂ）は、半導体
基板１１部分の断面を示している。
ＣにおけるＦＥＴ部分の温度分布について図５〜図７を
参照して説明する。図５〜図７のそれぞれにおける図
（ａ）は、ＦＥＴ部分の温度分布を示している。横軸が
ＦＥＴ１２の配列方向を、縦軸が温度を示している。ま
た、図５〜図７のそれぞれにおける図（ｂ）は、半導体
基板１１部分の断面を示している。
【００３０】図５は、半導体基板３１の裏面に形成する
バスタブ構造用の複数の凹部３２を、等間隔に同じ深さ
に設けた場合である。この場合、ＦＥＴ３３の中心Ｃ付
近の温度Ｔｃが高くなり、端の方の温度が低くなってい
る。
バスタブ構造用の複数の凹部３２を、等間隔に同じ深さ
に設けた場合である。この場合、ＦＥＴ３３の中心Ｃ付
近の温度Ｔｃが高くなり、端の方の温度が低くなってい
る。
【００３１】図６は、半導体基板４１の裏面に形成する
バスタブ構造用の複数の凹部４２を、ＦＥＴ４３の中心
部、あるいは、中心部に近い位置の直下で間隔ｓを狭く
し、それよりも中心部から離れたＦＥＴ４３の側偏部の
直下で間隔Ｓを大きくしている。この場合、ＦＥＴ４３
の中心部の方が端部に比べて凹部４２の密度が高くなっ
ている。したがって、熱が多く発生するＦＥＴの中心部
の温度上昇が低く抑えられ、ＦＥＴなど能動素子の温度
分布が均一化する。
バスタブ構造用の複数の凹部４２を、ＦＥＴ４３の中心
部、あるいは、中心部に近い位置の直下で間隔ｓを狭く
し、それよりも中心部から離れたＦＥＴ４３の側偏部の
直下で間隔Ｓを大きくしている。この場合、ＦＥＴ４３
の中心部の方が端部に比べて凹部４２の密度が高くなっ
ている。したがって、熱が多く発生するＦＥＴの中心部
の温度上昇が低く抑えられ、ＦＥＴなど能動素子の温度
分布が均一化する。
【００３２】図７は、半導体基板５１の裏面に形成する
バスタブ構造用の複数の凹部５２を、ＦＥＴ５３の中心
部、あるいは、中心部に近い位置の直下で深さＤを深く
し、それよりも中心部から離れたＦＥＴ５３の側偏部の
直下で深さｄを浅くしている。この場合、熱が多く発生
するＦＥＴ５３の中心部直下の凹部５２が深くなってい
る。このため、中心部の温度上昇が低く抑えられ、ＦＥ
Ｔなど能動素子の温度分布が均一化する。なお、凹部５
２の深さは、たとえば、開口部の大きさを変えること
で、容易に調整できる。
バスタブ構造用の複数の凹部５２を、ＦＥＴ５３の中心
部、あるいは、中心部に近い位置の直下で深さＤを深く
し、それよりも中心部から離れたＦＥＴ５３の側偏部の
直下で深さｄを浅くしている。この場合、熱が多く発生
するＦＥＴ５３の中心部直下の凹部５２が深くなってい
る。このため、中心部の温度上昇が低く抑えられ、ＦＥ
Ｔなど能動素子の温度分布が均一化する。なお、凹部５
２の深さは、たとえば、開口部の大きさを変えること
で、容易に調整できる。
【００３３】上記した構成によれば、半導体基板の裏面
に複数の凹部が、その縦方向および横方向に格子状に設
けられている。この場合、凹部の開口部分の面積が同じ
でも、開口部分の面積が大きい１つの凹部をＦＥＴの直
下に形成する構造に比べ、半導体基板の強度を大きくで
きる。また、半導体基板の裏面に形成するバスタブ構造
用の複数の凹部を形成する場合、ＦＥＴの中心部の直下
で間隔を小さくし、あるいは、深さを深くし、そして、
ＦＥＴの側偏部で間隔を大きくし、あるいは、深さを浅
くしている。このような構成により、能動素子の温度分
布を均一化できる。
に複数の凹部が、その縦方向および横方向に格子状に設
けられている。この場合、凹部の開口部分の面積が同じ
でも、開口部分の面積が大きい１つの凹部をＦＥＴの直
下に形成する構造に比べ、半導体基板の強度を大きくで
きる。また、半導体基板の裏面に形成するバスタブ構造
用の複数の凹部を形成する場合、ＦＥＴの中心部の直下
で間隔を小さくし、あるいは、深さを深くし、そして、
ＦＥＴの側偏部で間隔を大きくし、あるいは、深さを浅
くしている。このような構成により、能動素子の温度分
布を均一化できる。
【００３４】また、バスタブ構造を形成するための凹部
を複数設け、それぞれを小さく形成している。この場
合、バスタブ構造を設けた半導体基板に裏面電極を形成
し、半田などを用いてキャリアプレート上に接着した
際、凹部の内部空間が金属で満たされ、バスタブ構造内
に空洞が生じない。そのため、ＦＥＴなどで発生した熱
を凹部内の金属を通じて、キャリアプレートに効率よく
逃がすことができる。その結果、ＦＥＴなどの動作温度
が抑えられ、特性や信頼性が向上する。
を複数設け、それぞれを小さく形成している。この場
合、バスタブ構造を設けた半導体基板に裏面電極を形成
し、半田などを用いてキャリアプレート上に接着した
際、凹部の内部空間が金属で満たされ、バスタブ構造内
に空洞が生じない。そのため、ＦＥＴなどで発生した熱
を凹部内の金属を通じて、キャリアプレートに効率よく
逃がすことができる。その結果、ＦＥＴなどの動作温度
が抑えられ、特性や信頼性が向上する。
【００３５】
【発明の効果】本発明によれば放熱特性のよい半導体装
置を実現できる。
置を実現できる。
【図１】本発明の半導体装置を製造する方法を説明する
ための工程図である。
ための工程図である。
【図２】本発明の半導体装置をキャリアプレート上に配
置した状態を示した断面図である。
置した状態を示した断面図である。
【図３】本発明の他の実施形態を説明するための断面図
である。
である。
【図４】本発明の他の実施形態を説明するための断面図
である。
である。
【図５】本発明の半導体装置の特性を説明するための図
である。
である。
【図６】本発明の半導体装置の特性を説明するための図
である。
である。
【図７】本発明の半導体装置の特性を説明するための図
である。
である。
【図８】従来の半導体装置を製造する方法を説明するた
めの工程図である。
めの工程図である。
【図９】従来の半導体装置をキャリアプレート上に配置
した状態を示した断面図である。
した状態を示した断面図である。
１１…半導体基板 １２…ＦＥＴ １３…整合回路 １４…レジスト １４ａ…レジストの開口部 １５…凹部 １６…電界メッキ用金属膜 １７…裏面電極
Claims (9)
- 【請求項１】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は格子状に配置されたことを
特徴とする半導体装置。 - 【請求項２】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は、前記能動素子の中心部よ
りも側偏部で間隔を広くしたことを特徴とする半導体装
置。 - 【請求項３】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は、前記能動素子の中心部よ
りも側偏部で深さを浅くしたことを特徴とする半導体装
置。 - 【請求項４】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は、前記能動素子の中心部よ
りも側偏部で間隔を広くし、かつ前記能動素子の中心部
よりも側偏部で深さを浅くしたことを特徴とする半導体
装置。 - 【請求項５】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は格子状に配置され、かつ、
前記能動素子の中心部よりも側偏部で間隔を広くしたこ
とを特徴とする半導体装置。 - 【請求項６】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は格子状に配置され、かつ、
前記能動素子の中心部よりも側偏部で深さを浅くしたこ
とを特徴とする半導体装置。 - 【請求項７】 半導体基板と、この半導体基板の表面に
形成された能動素子と、前記半導体基板の裏面で前記能
動素子の下部に設けられた複数の凹部とを具備した半導
体装置において、前記凹部は格子状に配置され、前記能
動素子の中心部よりも側偏部で間隔を広くし、かつ前記
能動素子の中心部よりも側偏部で深さを浅くしたことを
特徴とする半導体装置。 - 【請求項８】 凹部の内部が金属で満たされている請求
項１ないし請求項５のいずれか１つに記載の半導体装
置。 - 【請求項９】 凹部の内面を含む半導体基板の裏面に裏
面電極がメッキで形成され、前記凹部の開口部分の最大
寸法部分が前記裏面電極の厚さの２倍以下である請求項
１ないし請求項５のいずれか１つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216928A JP2001044219A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216928A JP2001044219A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044219A true JP2001044219A (ja) | 2001-02-16 |
Family
ID=16696136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11216928A Pending JP2001044219A (ja) | 1999-07-30 | 1999-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044219A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081274A (ja) * | 2007-09-26 | 2009-04-16 | Sanken Electric Co Ltd | 半導体装置 |
| JP2009206496A (ja) * | 2008-01-30 | 2009-09-10 | Panasonic Corp | 半導体チップ及び半導体装置 |
| JP2013179249A (ja) * | 2012-01-30 | 2013-09-09 | Kyocera Corp | 電子部品搭載用基板 |
| JP2014521211A (ja) * | 2011-07-06 | 2014-08-25 | ノースロップ グラマン システムズ コーポレーション | 基板モードの抑制のための途中まで延びるバイア |
| WO2019017163A1 (ja) * | 2017-07-21 | 2019-01-24 | 株式会社村田製作所 | 半導体装置 |
| US11038031B2 (en) | 2017-09-01 | 2021-06-15 | Mitsubishi Electric Corporation | Field-effect transistor |
-
1999
- 1999-07-30 JP JP11216928A patent/JP2001044219A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081274A (ja) * | 2007-09-26 | 2009-04-16 | Sanken Electric Co Ltd | 半導体装置 |
| US8053830B2 (en) | 2007-09-26 | 2011-11-08 | Sanken Electric Co., Ltd. | Semiconductor device |
| JP2009206496A (ja) * | 2008-01-30 | 2009-09-10 | Panasonic Corp | 半導体チップ及び半導体装置 |
| JP2014521211A (ja) * | 2011-07-06 | 2014-08-25 | ノースロップ グラマン システムズ コーポレーション | 基板モードの抑制のための途中まで延びるバイア |
| JP2013179249A (ja) * | 2012-01-30 | 2013-09-09 | Kyocera Corp | 電子部品搭載用基板 |
| WO2019017163A1 (ja) * | 2017-07-21 | 2019-01-24 | 株式会社村田製作所 | 半導体装置 |
| US11038031B2 (en) | 2017-09-01 | 2021-06-15 | Mitsubishi Electric Corporation | Field-effect transistor |
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