JP2002217197A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002217197A JP2002217197A JP2001009878A JP2001009878A JP2002217197A JP 2002217197 A JP2002217197 A JP 2002217197A JP 2001009878 A JP2001009878 A JP 2001009878A JP 2001009878 A JP2001009878 A JP 2001009878A JP 2002217197 A JP2002217197 A JP 2002217197A
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Abstract
(57)【要約】
【課題】 バイアホール用の上部電極の大きさを極力小
さくし、チップ面積を小さくする。 【解決手段】 ＧａＡｓ基板３１上には、絶縁膜３２が
堆積されており、その上に上部電極３３が形成されてい
る。ＧａＡｓ基板３１には、貫通孔３１ａと貫通孔３１
ｂとが形成されている。貫通孔３１ａは、従来方法と同
様に形成される。一方、貫通孔３１ｂは、貫通孔３１ａ
の形成後、表面から選択的に拡散したｎ型またはｐ型不
純物を含む部分を、ステインエッチングして形成され
る。ゆえに、ｎ型またはｐ型不純物を拡散の際に開口す
る絶縁膜３２のパターンを小さいものにすれば、貫通孔
３１ｂの径を貫通孔３１ａの径に比べて十分小さくする
ことができる。このため、バイアホール用の上部電極３
３も小さくなる。
さくし、チップ面積を小さくする。 【解決手段】 ＧａＡｓ基板３１上には、絶縁膜３２が
堆積されており、その上に上部電極３３が形成されてい
る。ＧａＡｓ基板３１には、貫通孔３１ａと貫通孔３１
ｂとが形成されている。貫通孔３１ａは、従来方法と同
様に形成される。一方、貫通孔３１ｂは、貫通孔３１ａ
の形成後、表面から選択的に拡散したｎ型またはｐ型不
純物を含む部分を、ステインエッチングして形成され
る。ゆえに、ｎ型またはｐ型不純物を拡散の際に開口す
る絶縁膜３２のパターンを小さいものにすれば、貫通孔
３１ｂの径を貫通孔３１ａの径に比べて十分小さくする
ことができる。このため、バイアホール用の上部電極３
３も小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアホール構造
を有する半導体装置に関する。
を有する半導体装置に関する。
【０００２】
【従来の技術】近年、携帯電話等の普及により、移動体
通信用の高周波ＩＣの開発が盛んである。準マイクロ波
における送信用パワーアンプＩＣもその１つであり、そ
の高性能化が強く望まれている。送信用パワーアンプＭ
ＭＩＣでは、ＦＥＴ等の能動素子の高性能化、整合回路
の最適化とともに、チップ実装技術に関しても開発が進
められている。バイアホール技術は、これまでの実装技
術のように、グランド配線をチップ上の電極パッドから
ワイヤリングで引き出すのではなく、チップを貫通した
バイアホールを通じて裏面から引き出す技術である。こ
のバイアホール技術を用いて増幅用のＦＥＴのソース電
極をグランド接地した場合、寄生ソースインダクタンス
を大幅に減らすことができ、パワーアンプの特性、例え
ば利得を上げることができる。そのため、バイアホール
技術は、パワーアンプＩＣの高性能化に必要な技術とな
っている。
通信用の高周波ＩＣの開発が盛んである。準マイクロ波
における送信用パワーアンプＩＣもその１つであり、そ
の高性能化が強く望まれている。送信用パワーアンプＭ
ＭＩＣでは、ＦＥＴ等の能動素子の高性能化、整合回路
の最適化とともに、チップ実装技術に関しても開発が進
められている。バイアホール技術は、これまでの実装技
術のように、グランド配線をチップ上の電極パッドから
ワイヤリングで引き出すのではなく、チップを貫通した
バイアホールを通じて裏面から引き出す技術である。こ
のバイアホール技術を用いて増幅用のＦＥＴのソース電
極をグランド接地した場合、寄生ソースインダクタンス
を大幅に減らすことができ、パワーアンプの特性、例え
ば利得を上げることができる。そのため、バイアホール
技術は、パワーアンプＩＣの高性能化に必要な技術とな
っている。
【０００３】バイアホール構造を有する半導体装置、お
よび半導体装置の製造方法については、例えば、特公平
７−９９８０、特許公報２７４６４８３、特許公報２７
７３８９９などに開示されている。ここで、図３は、従
来技術によるバイアホール構造の一例を示す断面図であ
る。１１は、厚さ１００〜１５０μｍ程度まで裏面研削
された半絶縁性ＧａＡｓ基板であり、裏面から表面の上
部電極１３まで貫通した孔１１ａを有している。ＧａＡ
ｓ基板１１上には、絶縁膜１２が堆積されており、基板
貫通孔１１ａと上部電極１３を結ぶ貫通孔１２ａを有し
ている。この絶縁膜１２には、例えばＳｉ３Ｎ４などが
使われる。その上には、上部電極１３が形成されてお
り、この上部電極１３は、例えば、ＭＭＩＣで一般的に
用いられている配線電極と同じＴｉ／Ｐｔ／Ａｕであ
る。ＧａＡｓ基板１１の裏面と基板貫通孔１１ａの側
面、絶縁膜貫通孔１２ａの側面と上部電極１３の裏面に
は、蒸着膜１４とメッキ膜１５が形成されている。蒸着
膜１４は、例えばＴｉ／Ａｕで、メッキ膜１４の下地と
なる。メッキ膜１５は、Ａｕメッキによって形成され
る。
よび半導体装置の製造方法については、例えば、特公平
７−９９８０、特許公報２７４６４８３、特許公報２７
７３８９９などに開示されている。ここで、図３は、従
来技術によるバイアホール構造の一例を示す断面図であ
る。１１は、厚さ１００〜１５０μｍ程度まで裏面研削
された半絶縁性ＧａＡｓ基板であり、裏面から表面の上
部電極１３まで貫通した孔１１ａを有している。ＧａＡ
ｓ基板１１上には、絶縁膜１２が堆積されており、基板
貫通孔１１ａと上部電極１３を結ぶ貫通孔１２ａを有し
ている。この絶縁膜１２には、例えばＳｉ３Ｎ４などが
使われる。その上には、上部電極１３が形成されてお
り、この上部電極１３は、例えば、ＭＭＩＣで一般的に
用いられている配線電極と同じＴｉ／Ｐｔ／Ａｕであ
る。ＧａＡｓ基板１１の裏面と基板貫通孔１１ａの側
面、絶縁膜貫通孔１２ａの側面と上部電極１３の裏面に
は、蒸着膜１４とメッキ膜１５が形成されている。蒸着
膜１４は、例えばＴｉ／Ａｕで、メッキ膜１４の下地と
なる。メッキ膜１５は、Ａｕメッキによって形成され
る。
【０００４】上述した構造によると、基板貫通孔１１ａ
と絶縁膜貫通孔１２ａ、つまりバイアホールを通して蒸
着膜１４とメッキ膜１５と上部電極１３とが接続され
る。基板表面に形成した増幅用ＦＥＴのソース電極（図
示略）と上部電極１３とを接続すれば、ワイヤリングに
よってグランド接地することなく、直接、バイアホール
を通して基板の裏面からグランド電極をとることができ
る。このため、ワイヤに発生する寄生インダクタを除去
することができ、パワーアンプの重要特性である利得を
上げることができる。
と絶縁膜貫通孔１２ａ、つまりバイアホールを通して蒸
着膜１４とメッキ膜１５と上部電極１３とが接続され
る。基板表面に形成した増幅用ＦＥＴのソース電極（図
示略）と上部電極１３とを接続すれば、ワイヤリングに
よってグランド接地することなく、直接、バイアホール
を通して基板の裏面からグランド電極をとることができ
る。このため、ワイヤに発生する寄生インダクタを除去
することができ、パワーアンプの重要特性である利得を
上げることができる。
【０００５】次に、図３に示すバイアホール構造を形成
するための製造方法を、図４を参照して説明する。ま
ず、図４（ａ）に示すように、ＦＥＴや抵抗、キャパシ
タ、インダクタによる回路（図示略）が表面に形成され
た半絶縁性ＧａＡｓ基板１１（以下、ＧａＡｓ基板１１
という）上に表面保護用のワックス２１を塗布し、支持
基板となる石英板２２を貼り付ける。このとき、ＧａＡ
ｓ基板１１の厚さは、約５００〜７００μｍ程度であ
る。
するための製造方法を、図４を参照して説明する。ま
ず、図４（ａ）に示すように、ＦＥＴや抵抗、キャパシ
タ、インダクタによる回路（図示略）が表面に形成され
た半絶縁性ＧａＡｓ基板１１（以下、ＧａＡｓ基板１１
という）上に表面保護用のワックス２１を塗布し、支持
基板となる石英板２２を貼り付ける。このとき、ＧａＡ
ｓ基板１１の厚さは、約５００〜７００μｍ程度であ
る。
【０００６】その後、図４（ｂ）に示すように、ＧａＡ
ｓ基板１１の厚さを１００〜１５０μｍ程度まで研削す
る（点線部分）。研削後、図４（ｃ）に示すように、Ｇ
ａＡｓ基板１１の裏面にレジスト２３を塗布し、露光・
現像によりバイアホール形成部分のレジストを選択的に
除去する。レジスト除去後、図４（ｄ）に示すように、
ウェットエッチング、あるいはドライエッチングによ
り、ＧａＡｓ基板１１を貫通する孔１１ａを形成する。
ここで、例えばウェットエッチングであるならば、リン
酸と過酸化水素水と水の混合液などがエッチャントとし
て使われる。次に、図４（ｅ）に示すように、上部電極
１３下の絶縁膜１２をウェットエッチングあるいはドラ
イエッチングで除去し、裏面より上部電極１３を露出さ
せた後、レジスト２３を除去し、蒸着膜１４を電子線蒸
着によってＧａＡｓ基板１１の裏面、貫通孔１１ａの側
壁、上部電極１３下に形成する。この蒸着膜１４は、次
工程のＡｕメッキの下地膜となり、例えばＴｉ／Ａｕな
どが用いられる。
ｓ基板１１の厚さを１００〜１５０μｍ程度まで研削す
る（点線部分）。研削後、図４（ｃ）に示すように、Ｇ
ａＡｓ基板１１の裏面にレジスト２３を塗布し、露光・
現像によりバイアホール形成部分のレジストを選択的に
除去する。レジスト除去後、図４（ｄ）に示すように、
ウェットエッチング、あるいはドライエッチングによ
り、ＧａＡｓ基板１１を貫通する孔１１ａを形成する。
ここで、例えばウェットエッチングであるならば、リン
酸と過酸化水素水と水の混合液などがエッチャントとし
て使われる。次に、図４（ｅ）に示すように、上部電極
１３下の絶縁膜１２をウェットエッチングあるいはドラ
イエッチングで除去し、裏面より上部電極１３を露出さ
せた後、レジスト２３を除去し、蒸着膜１４を電子線蒸
着によってＧａＡｓ基板１１の裏面、貫通孔１１ａの側
壁、上部電極１３下に形成する。この蒸着膜１４は、次
工程のＡｕメッキの下地膜となり、例えばＴｉ／Ａｕな
どが用いられる。
【０００７】その後、図４（ｆ）に示すように、裏面全
体にＡｕメッキを施し、Ａｕメッキ膜１５を形成した
後、ＧａＡｓ基板１１の表面に保護膜として塗布された
ワックス２１を除去する。ワックス２１を除去すること
によって、その上の石英板も同時に剥がれ、図３に示す
ようなバイアホール構造を形成することができる。
体にＡｕメッキを施し、Ａｕメッキ膜１５を形成した
後、ＧａＡｓ基板１１の表面に保護膜として塗布された
ワックス２１を除去する。ワックス２１を除去すること
によって、その上の石英板も同時に剥がれ、図３に示す
ようなバイアホール構造を形成することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術によるバイアホール構造には、次のような問
題がある。厚さ１００〜１５０μｍのＧａＡｓ基板１１
に貫通孔１１ａを形成する場合、確実に基板表面までエ
ッチング孔を貫通させるためには、エッチング孔の径を
大きくしなければ、アスペクト比（縦・横比）が大きく
なってしまい、ＧａＡｓ基板１１を貫通する前にエッチ
ングが止まってしまう。ＧａＡｓ基板１１面内の厚さの
ばらつき、エッチングレートのばらつきを考えると、十
分大きな径を必要とする。エッチング孔の深さを１００
〜１５０μｍとした場合、エッチング径を２００〜３０
０μｍ程度にしなければならない。この場合、上部電極
１３の大きさも２００μｍ□程度の大きさが必要となる
という問題がある。
た従来技術によるバイアホール構造には、次のような問
題がある。厚さ１００〜１５０μｍのＧａＡｓ基板１１
に貫通孔１１ａを形成する場合、確実に基板表面までエ
ッチング孔を貫通させるためには、エッチング孔の径を
大きくしなければ、アスペクト比（縦・横比）が大きく
なってしまい、ＧａＡｓ基板１１を貫通する前にエッチ
ングが止まってしまう。ＧａＡｓ基板１１面内の厚さの
ばらつき、エッチングレートのばらつきを考えると、十
分大きな径を必要とする。エッチング孔の深さを１００
〜１５０μｍとした場合、エッチング径を２００〜３０
０μｍ程度にしなければならない。この場合、上部電極
１３の大きさも２００μｍ□程度の大きさが必要となる
という問題がある。
【０００９】バイアホール構造を採用する場合、チップ
表面のＩＣ回路の中にバイアホール用の上部電極１３を
形成する必要があるが、上述した理由により、２００μ
ｍ□程度の電極パッドのスペースをとる必要があり、チ
ップ面積の拡大につながってしまうという問題がある。
表面のＩＣ回路の中にバイアホール用の上部電極１３を
形成する必要があるが、上述した理由により、２００μ
ｍ□程度の電極パッドのスペースをとる必要があり、チ
ップ面積の拡大につながってしまうという問題がある。
【００１０】そこで本発明は、バイアホール用の上部電
極の大きさを極力小さくすることができ、チップ面積を
小さくすることができる半導体装置を提供することを目
的とする。
極の大きさを極力小さくすることができ、チップ面積を
小さくすることができる半導体装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明による半導体装置は、半導体基板と、
前記半導体基板の表面に形成された上部電極と、前記半
導体基板の裏面から表面へ貫通し、前記上部電極の裏面
に達する、異なる径の連続した第１の貫通孔と第２の貫
通孔とにより形成されたバイアホール構造とを具備し、
前記第２の貫通孔は、前記半導体基板の表面から不純物
を拡散した領域を、前記半導体基板の裏面から選択的に
エッチングすることにより形成されたことを特徴とす
る。
求項１記載の発明による半導体装置は、半導体基板と、
前記半導体基板の表面に形成された上部電極と、前記半
導体基板の裏面から表面へ貫通し、前記上部電極の裏面
に達する、異なる径の連続した第１の貫通孔と第２の貫
通孔とにより形成されたバイアホール構造とを具備し、
前記第２の貫通孔は、前記半導体基板の表面から不純物
を拡散した領域を、前記半導体基板の裏面から選択的に
エッチングすることにより形成されたことを特徴とす
る。
【００１２】また、好ましい態様として、例えば請求項
２記載のように、請求項１記載の半導体装置において、
前記第１の貫通孔は、前記半導体基板の裏面側に形成さ
れ、前記第２の貫通孔は、前記半導体基板の表面側に形
成されていてもよい。
２記載のように、請求項１記載の半導体装置において、
前記第１の貫通孔は、前記半導体基板の裏面側に形成さ
れ、前記第２の貫通孔は、前記半導体基板の表面側に形
成されていてもよい。
【００１３】また、好ましい態様として、例えば請求項
３記載のように、請求項２記載の半導体装置において、
前記第２の貫通孔は、前記第１の貫通孔よりも径が小さ
くなるようにしてもよい。
３記載のように、請求項２記載の半導体装置において、
前記第２の貫通孔は、前記第１の貫通孔よりも径が小さ
くなるようにしてもよい。
【００１４】この発明では、半導体基板の裏面から表面
へ貫通し、前記半導体基板の表面に形成された上部電極
の裏面に達する貫通孔を形成する際に、前記半導体基板
の裏面から第１の貫通孔を形成した後、前記半導体基板
の表面から不純物を拡散した領域を、前記半導体基板の
裏面から選択的にエッチングすることにより第２の貫通
孔を形成することによりバイアホール構造を形成する。
したがって、バイアホール用の上部電極の大きさを極力
小さくすることが可能となり、チップ面積を小さくする
ことが可能となる。
へ貫通し、前記半導体基板の表面に形成された上部電極
の裏面に達する貫通孔を形成する際に、前記半導体基板
の裏面から第１の貫通孔を形成した後、前記半導体基板
の表面から不純物を拡散した領域を、前記半導体基板の
裏面から選択的にエッチングすることにより第２の貫通
孔を形成することによりバイアホール構造を形成する。
したがって、バイアホール用の上部電極の大きさを極力
小さくすることが可能となり、チップ面積を小さくする
ことが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。
面を参照して説明する。
【００１６】Ａ．実施形態の構成 図１は、本発明の実施形態による半導体装置（バイアホ
ール構造）の構造を示す断面図である。図において、Ｇ
ａＡｓ基板３１上には、絶縁膜３２が堆積しており、該
絶縁膜３２の一部が除去され、その部分に上部電極３３
が形成されている。ここで、例えば、絶縁膜３２にはＳ
ｉ３Ｎ４、上部電極３３には、通常、ＭＭＩＣで配線電
極として一般的に用いられるＴｉ／Ｐｔ／Ａｕが用いら
れる。絶縁膜３２には、上部電極３３とＧａＡｓ基板３
１とを結ぶ貫通孔３２ａが形成されている。ＧａＡｓ基
板３１には、貫通孔３１ａと貫通孔３１ｂとが形成され
ている。貫通孔３１ａは、従来方法と同様に形成される
ものである。一方、貫通孔３１ｂは、表面からｎ型また
はｐ型不純物を拡散した領域を、ステインエッチングし
て形成されたもので、貫通孔３１ａの形成時のエッチン
グ後に形成される。
ール構造）の構造を示す断面図である。図において、Ｇ
ａＡｓ基板３１上には、絶縁膜３２が堆積しており、該
絶縁膜３２の一部が除去され、その部分に上部電極３３
が形成されている。ここで、例えば、絶縁膜３２にはＳ
ｉ３Ｎ４、上部電極３３には、通常、ＭＭＩＣで配線電
極として一般的に用いられるＴｉ／Ｐｔ／Ａｕが用いら
れる。絶縁膜３２には、上部電極３３とＧａＡｓ基板３
１とを結ぶ貫通孔３２ａが形成されている。ＧａＡｓ基
板３１には、貫通孔３１ａと貫通孔３１ｂとが形成され
ている。貫通孔３１ａは、従来方法と同様に形成される
ものである。一方、貫通孔３１ｂは、表面からｎ型また
はｐ型不純物を拡散した領域を、ステインエッチングし
て形成されたもので、貫通孔３１ａの形成時のエッチン
グ後に形成される。
【００１７】ＧａＡｓ基板３１の裏面、貫通孔３１ａと
貫通孔３１ｂとの側壁、絶縁膜３２の貫通孔３２ａの側
壁、上部電極３３の裏面には、全体が被膜されるように
蒸着膜３４が蒸着されており、その蒸着膜３４を下地と
して更にＡｕメッキ膜３５が形成されている。
貫通孔３１ｂとの側壁、絶縁膜３２の貫通孔３２ａの側
壁、上部電極３３の裏面には、全体が被膜されるように
蒸着膜３４が蒸着されており、その蒸着膜３４を下地と
して更にＡｕメッキ膜３５が形成されている。
【００１８】ここで、貫通孔３１ｂは、表面から選択的
に拡散したｎ型またはｐ型不純物を含む部分を、ステイ
ンエッチングして形成された孔であるので、拡散の際に
開口する絶縁膜３２のパターンを小さいものにすれば、
貫通孔３１ｂの径を貫通孔３１ａの径に比べて十分小さ
くすることができる。そのため、バイアホール用の上部
電極３３の従来のものよりも小さくすることができる。
に拡散したｎ型またはｐ型不純物を含む部分を、ステイ
ンエッチングして形成された孔であるので、拡散の際に
開口する絶縁膜３２のパターンを小さいものにすれば、
貫通孔３１ｂの径を貫通孔３１ａの径に比べて十分小さ
くすることができる。そのため、バイアホール用の上部
電極３３の従来のものよりも小さくすることができる。
【００１９】Ｂ．半導体装置の製造方法 次に、上述した実施形態による半導体装置の製造方法に
ついて説明する。ここで、図２は、本実施形態による半
導体装置の製造方法を説明するための工程遷移図であ
る。まず、図２（ａ）に示すように、ＧａＡｓ基板３１
上に絶縁膜３２を、例えばＣＶＤ法で堆積する。その
後、図示しないが、ＧａＡｓ基板３１上および絶縁膜３
２上にＦＥＴ、抵抗素子、キャパシタ素子、インダクタ
ンス素子を形成し、回路を形成する。
ついて説明する。ここで、図２は、本実施形態による半
導体装置の製造方法を説明するための工程遷移図であ
る。まず、図２（ａ）に示すように、ＧａＡｓ基板３１
上に絶縁膜３２を、例えばＣＶＤ法で堆積する。その
後、図示しないが、ＧａＡｓ基板３１上および絶縁膜３
２上にＦＥＴ、抵抗素子、キャパシタ素子、インダクタ
ンス素子を形成し、回路を形成する。
【００２０】各素子を形成後、図２（ｂ）に示すよう
に、レジスト４０を塗布し、ＰＲ工程によってレジスト
４０を部分的に除去し、ドライエッチングまたはウェッ
トエッチングによりレジスト４０を除去した領域の絶縁
膜３２を除去する。
に、レジスト４０を塗布し、ＰＲ工程によってレジスト
４０を部分的に除去し、ドライエッチングまたはウェッ
トエッチングによりレジスト４０を除去した領域の絶縁
膜３２を除去する。
【００２１】次に、レジスト４０を除去した後、図２
（ｃ）に示すように、開口され、ＧａＡｓ基板３１の表
面を露出した部分に、ｎ型またはｐ型不純物を拡散する
（領域３０）。ここで、例えば、ｐ型不純物であるとす
ると、Ｚｎが拡散される。このとき、不純物は、数μｍ
から１０μｍ程度の深さまで拡散される。
（ｃ）に示すように、開口され、ＧａＡｓ基板３１の表
面を露出した部分に、ｎ型またはｐ型不純物を拡散する
（領域３０）。ここで、例えば、ｐ型不純物であるとす
ると、Ｚｎが拡散される。このとき、不純物は、数μｍ
から１０μｍ程度の深さまで拡散される。
【００２２】次に、図２（ｄ）に示すように、回路の配
線電極形成とともに、不純物を拡散した領域３０の上に
上部電極３３を形成する。
線電極形成とともに、不純物を拡散した領域３０の上に
上部電極３３を形成する。
【００２３】次に、図２（ｅ）に示すように、表面保護
膜としてワックス４１を塗布し、その上に支持基板とし
て石英板４２を貼り付ける。
膜としてワックス４１を塗布し、その上に支持基板とし
て石英板４２を貼り付ける。
【００２４】その後、図２（ｆ）に示すように、ＧａＡ
ｓ基板３１を厚さ１００〜１５０μｍ程度になるまで、
裏面研削した後、裏面にＰＲ工程を施し、バイアホール
形成領域のレジスト４３を選択的に除去する。
ｓ基板３１を厚さ１００〜１５０μｍ程度になるまで、
裏面研削した後、裏面にＰＲ工程を施し、バイアホール
形成領域のレジスト４３を選択的に除去する。
【００２５】次に、図２（ｇ）に示すように、ウェット
エッチングまたはドライエッチングによってＧａＡｓ基
板３１に貫通孔３１ａを形成する。このとき、不純物が
拡散された領域（不純物拡散層）３０に達するまでエッ
チングを行う。例えば、ウェットエッチングを用いた場
合には、リン酸と過酸化水素水と水との混合液がエッチ
ャントとして用いられる。
エッチングまたはドライエッチングによってＧａＡｓ基
板３１に貫通孔３１ａを形成する。このとき、不純物が
拡散された領域（不純物拡散層）３０に達するまでエッ
チングを行う。例えば、ウェットエッチングを用いた場
合には、リン酸と過酸化水素水と水との混合液がエッチ
ャントとして用いられる。
【００２６】その後、図２（ｈ）に示すように、ステイ
ンエッチングによって裏面より不純物が拡散された領域
３０を選択的にエッチングすることにより、貫通孔３１
ｂを形成する。
ンエッチングによって裏面より不純物が拡散された領域
３０を選択的にエッチングすることにより、貫通孔３１
ｂを形成する。
【００２７】次に、図２（ｉ）に示すように、レジスト
４３を除去した後、蒸着膜３４、Ａｕメッキ膜３５を形
成する。このとき、蒸着膜３４は、Ａｕメッキ膜３５の
下地となり、例えば、Ｔｉ／Ａｕが電子線蒸着によって
形成される。また、Ａｕメッキ膜３５は、数μｍから５
０μｍ程度の厚さで形成され、これらの膜により上部電
極３３と裏面が電気的に導通される。
４３を除去した後、蒸着膜３４、Ａｕメッキ膜３５を形
成する。このとき、蒸着膜３４は、Ａｕメッキ膜３５の
下地となり、例えば、Ｔｉ／Ａｕが電子線蒸着によって
形成される。また、Ａｕメッキ膜３５は、数μｍから５
０μｍ程度の厚さで形成され、これらの膜により上部電
極３３と裏面が電気的に導通される。
【００２８】その後、従来方法と同様にして表面のワッ
クス４１と石英板４２を除去することで、図１に示すよ
うなバイアホール構造を実現する。
クス４１と石英板４２を除去することで、図１に示すよ
うなバイアホール構造を実現する。
【００２９】この方法によれば、上部電極３３の大きさ
は、貫通孔３１ｂ、つまり不純物を拡散した領域３０の
面積によって決まることから、不純物拡散領域３０のパ
ターニングを極力小さくすることで従来の電極面積より
も小さくすることができる。
は、貫通孔３１ｂ、つまり不純物を拡散した領域３０の
面積によって決まることから、不純物拡散領域３０のパ
ターニングを極力小さくすることで従来の電極面積より
も小さくすることができる。
【００３０】
【発明の効果】請求項１記載の発明によれば、半導体基
板の裏面から表面へ貫通し、前記半導体基板の表面に形
成された上部電極の裏面に達する貫通孔を形成する際
に、前記半導体基板の裏面から第１の貫通孔を形成した
後、前記半導体基板の表面から不純物を拡散した領域
を、前記半導体基板の裏面から選択的にエッチングする
ことにより第２の貫通孔を形成することによりバイアホ
ール構造を形成するようにしたので、バイアホール用の
上部電極の大きさを極力小さくすることができ、チップ
面積を小さくすることができるという利点が得られる。
板の裏面から表面へ貫通し、前記半導体基板の表面に形
成された上部電極の裏面に達する貫通孔を形成する際
に、前記半導体基板の裏面から第１の貫通孔を形成した
後、前記半導体基板の表面から不純物を拡散した領域
を、前記半導体基板の裏面から選択的にエッチングする
ことにより第２の貫通孔を形成することによりバイアホ
ール構造を形成するようにしたので、バイアホール用の
上部電極の大きさを極力小さくすることができ、チップ
面積を小さくすることができるという利点が得られる。
【００３１】また、請求項２記載の発明によれば、前記
第１の貫通孔を、前記半導体基板の裏面側に形成し、前
記第２の貫通孔を、前記半導体基板の表面側に形成する
ようにしたので、バイアホール用の上部電極の大きさを
極力小さくすることができ、チップ面積を小さくするこ
とができるという利点が得られる。
第１の貫通孔を、前記半導体基板の裏面側に形成し、前
記第２の貫通孔を、前記半導体基板の表面側に形成する
ようにしたので、バイアホール用の上部電極の大きさを
極力小さくすることができ、チップ面積を小さくするこ
とができるという利点が得られる。
【００３２】また、請求項３記載の発明によれば、前記
第２の貫通孔を、前記第１の貫通孔よりも径が小さくな
るようにしたので、バイアホール用の上部電極の大きさ
を極力小さくすることができ、チップ面積を小さくする
ことができるという利点が得られる。
第２の貫通孔を、前記第１の貫通孔よりも径が小さくな
るようにしたので、バイアホール用の上部電極の大きさ
を極力小さくすることができ、チップ面積を小さくする
ことができるという利点が得られる。
【図１】本発明の実施形態による半導体装置（バイアホ
ール構造）の構造の一例を示す断面図である。
ール構造）の構造の一例を示す断面図である。
【図２】本実施形態による半導体装置の製造方法を説明
するための工程遷移図である。
するための工程遷移図である。
【図３】従来技術によるバイアホール構造を示す断面図
である。
である。
【図４】従来技術による半導体装置の製造方法を説明す
るための工程遷移図である。
るための工程遷移図である。
３１……ＧａＡｓ基板（半導体基板）、３１ａ……貫通
孔（第１の貫通孔）、３１ｂ……貫通孔（第２の貫通
孔）、３２……絶縁膜、３３……上部電極、３４……蒸
着膜、３５……Ａｕメッキ膜
孔（第１の貫通孔）、３１ｂ……貫通孔（第２の貫通
孔）、３２……絶縁膜、３３……上部電極、３４……蒸
着膜、３５……Ａｕメッキ膜
フロントページの続き Ｆターム(参考） 4M104 AA05 BB14 CC01 DD08 DD09 DD21 DD34 DD37 DD52 FF02 FF13 FF17 FF22 FF27 GG12 GG13 HH20 5F033 GG02 HH07 HH13 HH18 JJ01 JJ07 JJ13 JJ18 KK01 MM02 MM12 MM13 MM30 NN06 NN07 PP19 PP27 PP33 QQ07 QQ09 QQ11 QQ19 QQ37 QQ46 QQ58 QQ62 SS11 VV05 XX00 5F102 FA00 GA15 GA16 GA17 GB02 GD01 GJ05 GV08 HC11 HC15 HC30
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板の表面に形成された上部電極と、 前記半導体基板の裏面から表面へ貫通し、前記上部電極
の裏面に達する、異なる径の連続した第１の貫通孔と第
２の貫通孔とにより形成されたバイアホール構造とを具
備し、 前記第２の貫通孔は、前記半導体基板の表面から不純物
を拡散した領域を、前記半導体基板の裏面から選択的に
エッチングすることにより形成されたことを特徴とする
半導体装置。 - 【請求項２】 前記第１の貫通孔は、前記半導体基板の
裏面側に形成され、前記第２の貫通孔は、前記半導体基
板の表面側に形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記第２の貫通孔は、前記第１の貫通孔
よりも径が小さいことを特徴とする請求項２記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001009878A JP2002217197A (ja) | 2001-01-18 | 2001-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001009878A JP2002217197A (ja) | 2001-01-18 | 2001-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217197A true JP2002217197A (ja) | 2002-08-02 |
Family
ID=18877291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001009878A Pending JP2002217197A (ja) | 2001-01-18 | 2001-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288486B2 (en) | 2005-12-01 | 2007-10-30 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device having via holes |
| US8252628B2 (en) | 2007-03-15 | 2012-08-28 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| JP2016100555A (ja) * | 2014-11-26 | 2016-05-30 | ローム株式会社 | 電子装置 |
-
2001
- 2001-01-18 JP JP2001009878A patent/JP2002217197A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288486B2 (en) | 2005-12-01 | 2007-10-30 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device having via holes |
| US8252628B2 (en) | 2007-03-15 | 2012-08-28 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US9041179B2 (en) | 2007-03-15 | 2015-05-26 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US9379155B2 (en) | 2007-03-15 | 2016-06-28 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US11676977B2 (en) | 2007-03-15 | 2023-06-13 | Sony Group Corporation | Semiconductor device |
| JP2016100555A (ja) * | 2014-11-26 | 2016-05-30 | ローム株式会社 | 電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050407 |
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| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050407 |