JPH05102291A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH05102291A
JPH05102291A JP3178886A JP17888691A JPH05102291A JP H05102291 A JPH05102291 A JP H05102291A JP 3178886 A JP3178886 A JP 3178886A JP 17888691 A JP17888691 A JP 17888691A JP H05102291 A JPH05102291 A JP H05102291A
Authority
JP
Japan
Prior art keywords
substrate
region
recess
single crystal
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3178886A
Other languages
English (en)
Inventor
Paul W Sanders
ポール・ダブリユー・サンダーズ
Bernard W Boland
バーナード・ダブリユー・ボーランド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH05102291A publication Critical patent/JPH05102291A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/168—V-Grooves
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 絶縁物によって分離された高周波用半導体素
子（ＤＩＣ）を形成することにより、参照端子における
コモンモードインピーダンスの実質的な除去をはかる。 【構成】 高濃度にドープされた単結晶半導体領域（１
１２）は半導体基板の表面（９８）と背面（６１）を接
続するように基板を貫通しており、素子の参照端子へと
接続している。入れ子状になった第１凹部（６６）およ
び第２凹部（７７）はエッチングによって形成される。
前記入れ子状になった凹部群（６６，７７）は突起した
海島状の単結晶半導体領域（８２１，８２２）をもたら
し、これは完成時のダイ厚さとほぼ同じだけの厚さを持
つ。さらに酸化物絶縁層（８６）および多結晶支持体
（８８）が従来のＤＩＣ製造工程を用いて形成され、こ
のあと前記多結晶支持体（８８）は取り除かれて高濃度
にドープされた単結晶半導体領域（１１２）が露出され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に、半導体装置およ
び集積回路に関する改良された手段および方法に関し、
さらに詳細には絶縁体による絶縁構造を有するデバイス
および回路に関する。
【０００２】
【従来の技術】高周波トランジスタおよび集積回路の特
性は、デバイスのリードまたは端子に起因する寄生イン
ピーダンスに依存している。例えば増幅器または他のデ
バイスの入力リードおよび出力リードに起因する寄生キ
ャパシタンスの値が大きいと上側のカットオフ周波数を
悪化させる。同様に高周波用増幅装置の基準リードにお
ける同相（Ｃｏｍｍｏｎ ｍｏｄｅ）インピーダンスも
高周波特性に悪影響を与える負帰還をもたす。
【０００３】高周波デバイスまたは高周波用集積回路に
おいて最高の特性を得るためにそのような寄生リアクタ
ンスを減少させるための数多くの試みが従来からなされ
ている。
【０００４】例えば、絶縁体による絶縁（分離）は寄生
キャパシタンスを減少させるために用いられており、寄
生インダクタンスを減少させるために複数のワイヤによ
るボンディングが用いられている。しかしながらこれら
の技術および他の技術にもかかわらず、現在の高周波ト
ランジスタおよび集積回路の特性は所望の値よりも低い
ものである。従って現在も高周波用半導体装置および集
積回路の特性向上に対する要求が存在する。
【０００５】
【解決すべき課題】従って本発明の目的は、半導体装置
および集積回路に関する改良された手段および方法を提
供することによって、高周波特性を悪化させる寄生リア
クタンスを減少させることにある。
【０００６】さらに本発明の特徴は、半導体装置の基準
端子（Ｒｅｆｅｒｅｎｃｅ ｔｅｒｍｉｎａｌ）とその
装置のパッケージの接地面または接地端子とを結合する
ワイヤ配線から通常発生する同相インピーダンスを減少
させる改良された手段および方法を提供することにあ
る。
【０００７】さらに本発明の特徴は、前記同相インピー
ダンスの減少手段を半導体ダイの構成部分として実現す
ることにある。
【０００８】
【課題を解決するための手段】前記の、および他の目
的、さらに特徴は対向する２つの表面を持ち、第１伝導
型を持つ単結晶半導体領域であって互いに離れて配置さ
れる第１領域および第２領域を有するデバイス構造によ
って実現される。前記第１単結晶領域はデバイスの第１
表面まで達し、前記第２単結晶領域は前記デバイスの第
１表面と第２表面との間に存在している。
【０００９】絶縁領域は第２単結晶領域に接しており、
前記第１単結晶領域から前記第２表面まで達している。
絶縁領域は望ましくは第１単結晶領域および第２単結晶
領域に近接した絶縁物層と、該絶縁物層から前記第２表
面へ達する多結晶半導体領域とを含む。前記第１単結晶
領域および前記第２単結晶領域は望ましくはそれらの外
側表面に近接したエピタキシャル層を有する。トランジ
スタやその他の能動素子は望ましくは前記第１単結晶領
域のエピタキシャル層に形成される。ここで第１単結晶
領域内の能動素子がバイポーラトランジスタであって、
エミッタ接地接続が求められているとき、エミッタ領域
は、上部表面から下部表面へまたは上部構造から下部構
造への高導電性を有する電導路を形成する第２単結晶領
域へとメタル化領域によって結合される。前記下側表面
は望ましくはパッケージの接地面または放熱器へと直接
ボンディングされる。これによってエミッタ接地増幅器
に対して共通の接続をもたらす。
【００１０】前記のデバイス構造は以下のような段階を
含む方法によって得られる。
【００１１】・互いに対向する第１表面と第２表面とを
有する単結晶基板を準備する段階。
【００１２】・前記第１表面に入れ子状になった凹部を
形成する段階であって、第１凹部は前記第１表面の第１
部分に近接し、第２凹部は少なくともその一部分が前記
第１凹部内に位置する、ところの段階。
【００１３】・露出した第１表面と第２表面とを有する
絶縁支持体が前記基板の前記第１表面の前記第１部分と
前記入れ子状になった凹部の前記露出部分に接して形成
される段階。
【００１４】・前記単結晶基板の前記第２表面は前記第
２凹部の底部に位置する前記絶縁支持体の一部が露出す
るまで繰り返しまたは一度の工程で侵食または研磨され
る段階。
【００１５】エピタキシャル層は望ましくは前記基板の
前記侵食または研磨された第２表面上に形成され、所望
の半導体能動素子は前記第１凹部の前記底部であった部
分に近接した前記エピタキシャル層の部分に形成され
る。
【００１６】半導体素子または素子が形成された後、好
適には前記素子の前記基準端子から前記元の凹部の周囲
または一辺に位置する前記基板の近接部分へと伸びるメ
タル化部分の形成を行なった後、絶縁支持体の裏側は前
記第１凹部に近接または取り囲む前記基板の前記第１表
面の前記第１部分、を再露出するように侵食または研磨
される。
【００１７】最初に準備される基板は少なくとも凹部の
エッチングおよび背部の侵食のあとに残る部分おいては
深くドープされることが望ましい。これによって前記第
１凹部に近接または取り囲むように位置する前記基板の
そのような部分から形成される導電路のインピーダンス
を最小限にすることができる。
【００１８】前記絶縁基板は好適には、前記入れ子状に
なった第１，２凹部の形成の後の前記基板の前記露出し
た表面およびエッチングされた表面の上に設けられる絶
縁層を含む。
【００１９】この絶縁層は機械的に十分な強度をもたら
す厚い多結晶支持体によって支持され、これによって前
記元の単結晶基板の結晶体が侵食または研磨によって取
り除かれることを可能にしている。
【００２０】本発明において用いられる「侵食」、「研
磨」の語は半導体基板または絶縁支持体の一部（または
全部）を取り除くためのすべての方法つまり、研磨、侵
食作用、機械加工、エッチング等の方法を意味している
が、前記目的を達成するためのどんな手段またはそれら
の組み合わせでよい。
【００２１】
【実施例】図１Ａは増幅器１０の単純化された回路１０
である。ここで増幅器１０は例えばバイポーラトランジ
スタ１２を含み、該トランジスタ１２は寄生インピーダ
ンス１５を伴う入力端子１４，１４’、寄生インピーダ
ンス１７を伴う共通端子１６，１６′、および出力端子
１８を有する。
【００２２】図１Ｂは図１Ａの回路図に類似した回路２
０を示しているが、出力端子１８，１８′に伴う新たな
寄生インピーダンス１９を示している。このような寄生
インピーダンスは一般的に広帯域インダクタンスから発
生する。
【００２３】図２は図１Ａ，図１Ｂの回路図に類似した
回路３０を示しているが、ここでは共通リード１６，１
６′から寄生インピーダンス１７が実質的に取り除かれ
ている。図１Ａ，図１Ｂに図示される同相寄生インピー
ダンス１７を実質に解消したことが本発明の特徴であ
る。
【００２４】図３にはバイポーラトランジスタ１２がコ
レクタ金属部分１８′において基板４２にマウントされ
ている半導体装置４０が図示されている。トランジスタ
の入力ボンディングパッド１４′はワイヤボンディング
１５′によって装置の入力端子１４に結合される。トラ
ンジスタの基準端子１６′はワイヤボンディング１７′
によって装置の共通端子１６に結合される。ワイヤボン
ディング１５′，１７′は図１Ａ，図１Ｂに図示される
寄生インピーダンス１５，１７を発生する。
【００２５】図４は絶縁体によって分離されたトランジ
スタ５０を断面図で示したものである。トランジスタ５
０は多結晶５２、酸化物絶縁体５３、ベース入力接続５
４、エミッタ入力接続５６、コレクタ接続５８を含んで
いる。図３中のデバイス１２の代わりに前記トランジス
タ５０を用いると図５に示されるような構成が得られ
る。ベース接続５４はワイヤボンディング５５によって
入力端子１４に結合され、エミッタ接地５６はワイヤボ
ンディング５７を介して装置の基準端子１６に結合さ
れ、コレクタ接続５８はワイヤボンディング５９を介し
てコレクタ出力端子１８に結合されている。ワイヤボン
ディング５５，５７，５９は図１Ｂの寄生インピーダン
ス１５，１７，１９に対応する。従って、絶縁体によっ
て分離された装置を使うことによって、増幅器またはト
ランジスタの各端子にまたがった分路キャパシタンスを
減少させることはできるが、新たな寄生インダクタンス
のワイヤボンディングが必要となる。さらに同相寄生イ
ンピーダンスを伴なう１７，５７は解消されない。
【００２６】図６乃至図１４には絶縁体によって分離さ
れたトランジスタまたは同様の集積回路のための製造方
法および構造を異なった製造工程について図示してい
る。これによってワイヤボンディング１７′，５７は必
要なくなり、ワイヤボンディングインピーダンス１７は
解消され、図２に示されるようなより最適化された回路
をもたらすことができる。
【００２７】図６乃至図１４には２つのバイポーラトラ
ンジスタがいかにして同時に形成されるかが図示されて
いる。ここで当該技術分野に通じたものであれば独立し
た素子および様々な回路を構成するように相互に接続さ
れる多数の素子のどちらも同じ工程を用いることによっ
て製造可能であることが理解できるだろう。
【００２８】以下では特定の伝導型および伝導性を持つ
様々な領域、特定の半導体材料および素子について説明
するが、当該技術分野に通じたものであればこれは単に
説明を簡明にするために行なわれたことであり、発明を
これらに限定しようとするものではないことが理解され
うるだろう。
【００２９】図６を参照すると、表面６１および元の厚
み６３（例えば２００μｍから１０００μｍ、好適には
５００μｍの厚み）を持つ単結晶半導体基板６０（例え
ばシリコン、ゲルマニウム、Ш族ーＶ族系、その他）は
開口部６４を有するマスク層６２によって被覆されてい
る。
【００３０】基板６０の破線８４と表面６１との間の部
分（例：厚さ８０と厚さ６８との合計）は好適には均一
にドープされ、高い伝導性を持ち、（１００）方向に配
列した結晶である。これは最初から均一かつ高純度にド
ープされ、全体が（１００）配向した基板を用いれば容
易に達成されるが、必ずしもこのようにする必要はな
い。他のドープ濃度および結晶配向のものもまた使用可
能である。基板６０の破線８４と基板背面６５との間の
部分（例：厚み６７）は後の工程で取り除かれるのでど
のようなドープ濃度でもさらにどのような材料でもよ
い。凹部６６は表面６１から間隔６８だけ離れた底部７
０を持つように形成される。サイドウォール（側壁）７
２は底部７０と基板６０の表面６１とをつなげている。
説明の簡素化のためにここで凹部６６は「第１凹部」と
する。凹部６６は典型的には深さ１５０μｍから２００
μｍ程度、好適には１７５μｍの深さを有する。
【００３１】図６に図示される段階に続いて、基板６０
および凹部６６は、開口部７６を有する第２マスク層７
４によって被覆される。開口部７６は一般的には第１マ
スク（最初のマスク）６２の開口部６４の中に位置し、
好適には凹部６６の底部７０に設けられる。第２凹部７
７は少なくともその一部が基板６０内の第１凹部６６の
底部７０内に形成される。第２凹部７７の底部７８には
第１凹部６６の底部７０から間隔８０だけ下に位置して
いる。通常第２凹部７７の深さ８０は第１凹部６６の深
さ６８よりも短い（浅い）ことが望ましい。凹部７７は
典型的には１０μｍから１００μｍの深さであり、好適
には５０μｍの深さである。半導体基板状に凹部を形成
する手段または方法は従来からよく知られている。ここ
では方向選択性エッチングが好適である。
【００３２】図７、図８に図示される構造はまず凹部６
６を形成し、そののち凹部７７を形成するというように
説明されており、さらにこの方法が好適であるが、当該
技術分野に通じているものであればここで説明されてい
るものと同様の構造、つまり同様の入れ子状の凹部がこ
れとは逆の順番でエッチングすることによって形成でき
ることがわかるだろう。
【００３３】つまり、マスク７４がエッチングされてい
ない表面６１に施され、凹部７７は結果として最終的に
凹部７７が表面７０よりも深さ８０だけ下に掘り下げら
れる深さに表面６１から下方向へエッチングされる。そ
の後マスク６２が施され、より大きな凹部６６がエッチ
ングによって形成される。より大きな凹部６６のエッチ
ング工程において開口部６４内のより小さな凹部７７は
マスクされていないために基板６０の内側へより深くエ
ッチングされ続け、結果として図７、図８に図示される
のと同様の構造が得られる。当該技術分野に通じている
ものであれば図８に図示される実施例のような所望の入
れ子状になった凹部を得るためにどちらの凹部を先にエ
ッチングするかに応じてマスク７４およびマスク６２の
開口部およびエッチングの条件を変化させる方法は理解
されうるだろう。
【００３４】入れ子状の凹部６６と凹部７７のエッチン
グの結果、凹部６６および凹部７７に近接して、破線８
４と最初の表面６１または凹部底面７０との間に最初の
基板中にエッチングされない領域８２が残される。ここ
で破線８４はおおよそ凹部７７の底部７８に対応する。
【００３５】次に図８を参照すると、ここでは絶縁体層
８６が最初の表面６１の残存部分および凹部６６，７７
の表面上を被覆している。絶縁体層８６は例えばシリコ
ン酸化物、窒化シリコン、ガラスまたはこれらの組み合
わせでよい。
【００３６】絶縁体層８６は０．５μｍから５μｍ程度
の厚さであり、好適には１μｍ程の厚さである。このよ
うな層を生成する手段および方法は従来技術としてよく
知られている。
【００３７】破線８４と基板６０の表面６１または底部
７０との間に位置する基板６０の残存領域８２は２つの
部分から構成される。
【００３８】第１部分８２１は破線８４と基板の最初の
表面６１との間、第２部分８２２は破線８４と第１凹部
６６の底部７０との間に位置している。図９を参照する
と、絶縁体層８６は新たに絶縁体性または高抵抗を有す
る層８８によって７５０μｍから１２５０μｍ程度の厚
さに、好適には１０００μｍの厚さに被覆されている。
凹部６６，７７のために層８８の最初の外側表面は不均
衡になる傾向にあるため、前記外側表面を平坦処理し
て、次の工程に進む前に層８８の平坦化された表面８９
が平坦かつ基板表面６５のに対して平行となるようにす
ることが望ましい。これは従来技術とて知られる手段を
用いて簡単に行なえることである。平坦処理後の層８８
の厚みは２００μｍから４００μｍ程度、好適には２７
５μｍ程度であり、これによって間隔６８，８０，９０
を合計した厚みはおおよそ４００μｍから６００μｍと
なるが、好適には５００μｍである。
【００３９】多結晶シリコンを厚い層８８用に用いるの
が簡単かつ容易な方法である。層８８は本明細書におい
て「支持体」として表わされているが、これはこれの機
能がこの後の工程に対して基板機械的強度をもたらすこ
とになるからである。多結晶シリコンは半絶縁体つまり
ドープされていないことが望ましい。図９乃至図１４に
おいて多結晶シリコン領域８８と素子の中に形成される
他の多結晶領域とを識別するために、これらは斑点の領
域として図示されている。
【００４０】当該技術分野に通じたものであれば図６、
図７に図示されるような構造を持つように凹部６６，７
７のエッチングをする方法およびマスク層６２，７４を
準備する方法は理解できることは述べたが、さらに絶縁
体層８６の形成の方法および絶縁層８８の形成の方法も
容易に理解されうる。単結晶半導体基板、例えばシリコ
ン、ゲルマニウムおよびШ族ーＶ族系に凹部を形成する
方法は従来技術としてよく知られている。酸化物シリコ
ン、窒化物、ガラスまたはそれらの混合物をデポジット
（堆積）させる方法も同様に従来技術としてよく知られ
ている。
【００４１】当該技術分野に通じたものにとっては半導
体基板上に多結晶シリコンを堆積させる方法は周知の技
術である。
【００４２】従来からの慣習に習って、図１０乃至図１
４の垂直方法は図６乃至図９の垂直方向と反対向きにな
っている。これは初期のＤＩＣ製造技術においては基板
６０の表面６１は工程６から工程９においては通常上向
きで、工程１０から工程１４においては通常下向きで処
理されていたからである。
【００４３】図９および図１０を参照する。ここで多結
晶基板６０は背面６５から侵食または研磨されて（図９
を参照）、またはそれらの組み合わせで、図１０に図示
されるような構造が形成される。基板６０においておお
よそ背面６５から破線８４までの厚さ６７分が取り除か
れる（約２５０〜３５０μｍ，典型的には２７５〜３０
０μｍ分の物質）。この工程は好適には機械的研磨法と
化学的研磨法の組み合わせで行なわれ、絶縁体分離素子
（ＤＩＣ）の製造工程としてよく知られている。この背
面研磨工程は従来技術においては”ｓｈａｐｉｎｇ ｏ
ｕｔ”（削り出し）と呼ばれている。この削り出し工程
は一般に単結晶領域８２１と８２２との間の凹部７７の
底部７８に、またはその近くに位置する絶縁体層の一部
９２が露出するまで続けられる。これによって新しい露
出領域９４が基板状に形成される。
【００４４】この削り出し工程の正確な停止点は厳密な
ものではなく、背面６５からの基板６０の研磨は破線８
４を越えて絶縁体層８６およびその下の凹部７７の中の
支持体８８に達するまで、面７０に達しさえしなければ
続けることができる。
【００４５】単結晶領域８２２の一部は能動素子領域と
して、またはこの後の能動素子領域のエピタキシャル成
長の種として残しておく必要がある。同様に領域８２も
ある最低限の厚さだけ残して、バイポーラトランジスタ
が領域８２２（図１２参照）上に形成されたときの低抵
抗コレクタ埋め込み接点として機能させることが望まし
い。当該技術分野に通じたものであれば、最初の材料の
伝導性素子の所望の特性に応じて領域８２２内にどれだ
けの厚さの単結晶半導体素子を最低限残すべきか、つま
り基板６０の背面研磨をどれだけの深さまで続けるべき
かを決めることが可能である。
【００４６】図１１を参照すると低濃度にドープされた
（Ｎー）エピタキシャル層９６が表面９４上にもたらさ
れている。エピタキシャル層９６は、基板領域８２１の
上に形成される単結晶領域９６１、基板領域８２２の上
に形成される単結晶領域９６２および絶縁体層８６の露
出部分９２（またはその下の支持体８８、もし支持体の
一部分でも削り出し工程においてこれらの周囲に露出し
ているならば）の上に形成される多結晶領域９６４から
構成される。図示のために多結晶領域９６４は斑点によ
って区別されている。
【００４７】エピタキシャル成長の工程において、領域
９６１，９６２は下地領域８２１，８２２と同じ単結晶
構造を持つが、一方領域９６４は層８６の絶縁体部分９
２上に成長するために一般に多結晶構造である。
【００４８】エピタキシャル層９６は本実施例のように
バイポーラトランジスタのコレクタ領域またＭＯＳＦＥ
Ｔの基板として使用しようとする場合には非常に低濃度
にドープされることが望ましい。エピタキシャル層９６
は表面９８を有している。
【００４９】次に図１２を参照すると、バイポーラトラ
ンジスタ１００は単結晶基板領域８２２の上部エピタキ
シャル領域９６２内に形成されている。単結晶基板領域
８２２は埋め込み型コレクタ接点として機能している。
低濃度にドープされた（例：Ｎー）領域９６２はコレク
タ領域としてもたらされる。ベース領域１０２（例：Ｐ
＋）はコレクタ領域９６２内に設けられ、エミッタ領域
１０４（例：Ｎ＋）はベース領域１０２内に設けられ
る。コレクタの接点抵抗を最小限にするために高濃度に
ドープされた栓１０６（例：Ｎ＋）が埋め込みのコレク
タ接点領域８２２とコレクタ接点金属部分１８’とを接
続するようにエピタキシャル領域９６２内に設けられ
る。ベース領域１０２は金属部分１４′を有し、エミッ
タ領域１０４は金属部分１６′を有する。エミッタ金属
部分１６′はエミッタ１０４を高濃度にドープ（例：Ｎ
＋）された基板領域８２１上部のエピタキシャル層９６
１内に設けられた高濃度ドープ（例：Ｎ＋）領域１０８
に接続する。Ｎ＋領域１０８はトランジスタ１００のコ
レクタ接点領域１０６と同時に形成されることが望まし
い。トランジスタ１００および深部の接点１０６，１０
８の形成は従来の技術によって形成される。素子の様々
な領域に対する金属接点は従来技術を用いて表面絶縁層
１０１の開口部を通して形成される。
【００５０】図１２，図１３を再び参照して、多結晶支
持体８８の背面８９は元の基板領域８２１の面６１が再
露出するまで削り出される。この工程は基板６０の面６
５を削り出すときに用いたのと実質的に同じ技術を用い
て実現される。図１３に図示される構造は端から端まで
の厚さ１１０としておおよそ１００μｍ〜１５０μｍで
あり、典型的には１２６μｍである。図１３には多結晶
領域９６４が基板に残存している状態が図示されてい
る。低濃度にドープされたエピタキシャル層９６のでポ
ジションの間に形成された多結晶領域は非常に高い抵抗
値を持つために、コレクタ領域９６２とエピタキシャル
層９６内多結晶壁９６４の反対側にある部分９６１と電
気的に絶縁している。これは製造技術の点からいえば時
に有用かつ簡素な手段であるが、必ずしも必要なわけで
はない。
【００５１】本発明の他の実施例が図１４に図示されて
いる。この実施例においては多結晶壁９６４は酸化物壁
９６６を形成するために酸化されている。これは多結晶
が単結晶半導体材料よりもより簡単に酸化されることが
知られていることから比較的楽に実行されるだろう。素
子領域１０２，１０４，１０６を形成する前に多結晶壁
９６４を絶縁壁９６６へと変化させることは簡単であ
る。これは例えばシリコン窒化物のマスク１１３を表面
９８上に図１１に示されるような構造つまり多結晶９６
４の上におおよそ開口部をもうけるような構造でもたら
すことによって実行可能である。基板が酸化雰囲気中に
（例：蒸気または高圧の酸素、またはこれらの組み合わ
せ）さらされると、図１１中破線１１３で示される窒化
物層は表面９８の大部分を保護し、多結晶領域９６４は
絶縁壁９６６へと変換される。
【００５２】この多結晶一酸化物変換工程に引き続い
て、図１１乃至図１３について前に説明したのと同様の
方法で素子構造が形成される。図１３，図１４において
元の基板６０中のＮ＋領域８２１とエピタキシャル層６
２の領域９６１中に形成されたＮ＋領域１０８とは共に
エピタキシャル層９６の上側表面９８から領域８２１の
底部において新しく露出した面６１へと続く垂直な電導
路を形成している。メタル化層１１６（図１４を参照）
は表面６１上に形成され、簡単な電気接点、および完成
した素子をヒートシンクおよび／または接地面へのマウ
ントとなる。
【００５３】図１３，図１４においてはエミッタ１０４
を共通端子としたためにエミッタ１０４がメタル化リー
ド１６′によってＮ＋領域１０８，８２１に接続されて
いる構造を図示している。しかし当該技術分野に通じた
ものであればこれまでの説明から高濃度ドープ（例：Ｎ
＋）領域１０８および高濃度ドープ（例：Ｎ＋）基板部
分８２１の組み合わせによる慣通接続１１２は本発明の
方法によって形成される集積回路のどの素子領域、どの
入力端子または出力端子または共通端子にも接続可能な
ものであることが理解されるだろう。
【００５４】導電路１１２の横方向の寸法１１４（例え
ば５０〜５００μｍ）はその厚さ１１０（例：おおよそ
１２５μｍ）に等しいかまたは大きいために電導路１１
２の電気インピーダンスは例えば図５中のワイヤボンデ
ィング５７に代表されるような電気インピーダンスに比
べて低く作ることができる。その結果、図１３、図１４
に図示される構造は図２の回路３０のように素子端子１
６′とパッケージ端子１６に起因する寄生インピーダン
ス１７が実質的に除去されたものと電気的に等価なる。
例えば直径３８μｍで長さ７５０〜８００μｍのボンデ
ィングワイヤのインダクタンスはおおよそ０．５ｎＨ
（ナノヘンリー）である。１ＧＨｚにおいてはこれは３
ｏｈｍ（オーム）のリアクタンスとなる。しかしながら
７６ｘ１５２μｍの辺と１２７μｍの厚さをもつ単結晶
シリコンの電導路は０．０５ｎＨ以下のインダクタンス
と０．３ｏｈｍ以下のリアクタンスしか持たない。従っ
て本発明の構造は接地リードのインダクタンスの非常に
有効な低減をもたらす。同相寄生インピーダンス１７
（図１Ａ，図１Ｂ）の悪影響が実質的になくなったた
め、高周波数特性は非常に改善される。
【００５５】図１５は図１３，図１４の構造を上から図
示したものであり、図１３，図１４の対応する部分を特
定するためにそれらの図中で使われているものと同じ参
照番号が用いられている。下部構造をかくさず図示する
ために、メタル化された領域は破線で示され、図１２乃
至図１４の表面絶縁物１０１は透明にしてある。各々の
トランジスタ１００および電導路または１１２を介した
接地構造はそれらの周囲の多結晶シリコンまたは酸化物
の壁９６４，９６６の中に位置していることがこの図か
らわかる。これによって低寄生キャパシタンスおよび低
寄生インピーダンスを実現した特別な省スペース構造が
もたらされている。明細書中ですでに説明されたよう
に、当該技術分野に通じたものであれば半導体材料の選
択、基板６０の部分８２１，８２２内に形成される素子
の選択、エピタキシャル層９６の部分９６１または部分
９６２に形成される素子の選択において様々な変更が可
能であることが理解できるだろう。さらに領域１１２を
介して接地構造は素子の特定領域に限定されるものでは
なく、基板の様々に位置に設けられてもよいし、もし必
要であればさらにインピーダンスを低減するためにより
大きな領域をこのために用いてもよいことは理解される
だろう。
【００５６】本実施例においては特定の伝導性、伝導
型、材料の選択、および工程について図示され、説明さ
れているが、当該技術分野に通じたものであれば他の材
料伝導型および他の素子も本発明の実施に使用可能であ
ることは理解できるだろう。本発明の実施を限定するも
のではないが、例えばバイポーラトランジスタ１００は
ＭＯＳＦＥＴ、ＳＣＲ、抵抗、ＭＯＳＣＡＰ、ダイオー
ド、またはＭＥＳＦＥＴ、のさらにそれらの組み合わせ
に置き換えることができる。
【００５７】従ってこれらの変更およびその他の変形は
本発明の範中に含めるべきものである。
【図面の簡単な説明】
【図１Ａ】図１Ａは増幅用トランジスタとそのリードに
付随する寄生インピーダンスを回路図として図示したも
のである。
【図１Ｂ】図１Ｂは増幅用トランジスタとそのリードに
付随する寄生インピーダンスを回路図として図示したも
のである。
【図２】図２は増幅用トランジスタとそのリードに付随
する寄生インピーダンスを回路図として図示したもので
ある。
【図３】図３は外部リードに対するダイ接続を有する支
持基板に取付けられた高周波用トランジスタのダイを横
から図示したである。
【図４】図４は絶縁物によって分離された高周波用トラ
ンジスタの一部を断面図で示したものである。
【図５】図５は外部リードに対するダイ接続を有する支
持基板に取付けられた高周波用トランジスタのダイを横
から図示したである。
【図６乃至図１４】図６乃至図１４は本発明の一好適実
施例に従った製造工程の異なった段階における、絶縁物
によって分離される高周波用トランジスタを断面図で示
したものである。
【図１５】図１５は図１３に図示された構造を上から見
た図である。
【符号の説明】
６０ 半導体単結晶基板 ６１ 第１面側表面 ６６ 第１凹部 ７７ 第２凹部 ８６ 絶縁物層 ８８ 多結晶支持体 １１２ 電導路 ８２１ 第２領域 ８２２ 第１領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】追加
【補正内容】
【発明の名称】 半導体装置およびその製造方法

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスであって：対向する２つ
    の面（６１，６５）を有する基板；第１伝導型を有する
    単結晶半導体領域であって互いに分離している第１領域
    （８２２）および第２領域（８２１）は、前記基板の第
    １面側の面（６５）に達する第１領域（８２２）および
    前記基板の第１面側の面（６５）と第２面側の面（６
    １）との間に形成される第２領域；および前記第２領域
    （８２１）に接し、前記第１領域（８２２）から前記第
    ２面側の面（６１）に達するように形成される絶縁領域
    （８６）；を含むことを特徴とする方法。
  2. 【請求項２】 絶縁体によって分離された半導体デバイ
    ス（１００）を形成する方法であって：第１面側の面
    （６１）および第２面側の面（６５）を有する単結晶半
    導体基板（６０）を準備する段階；前記第１面側の面
    （６１）の第１部分において前記第１面側の面（６１）
    から基板（６０）中へ所定の第１深さ（６８）だけ掘り
    下げるように第１凹部（６６）を形成する段階；すくな
    くともその一部が前記第１凹部内に存在するように前記
    第１凹部（６６）の底部（７０）から基板（６０）中に
    所定の第２深さ（８０）だけ掘り下げるように第２凹部
    （７７）を形成する段階；基板（６０）の第１面側の面
    （６１）の前記第１部分と前記第１凹部（６６）および
    前記第２凹部（７７）の第１面側の面とに接触している
    第２面側の面（７０）とそれに対向する第１面側の面
    （８９）とを持つ絶縁物支持体（８６，８８）を形成す
    る段階；前記絶縁物支持体（８６，８８）の少なくとも
    一部が露出するように基板（６０）の第２面側の面（６
    ５）から材料を取り除く段階；基板（６０）の第１面側
    の面（６１）の前記第１部分を露出させるように前記絶
    縁物支持体の一部を取り除く段階；を含むことを特徴と
    する方法。
  3. 【請求項３】 半導体素子（１００）を形成する方法で
    あって：互いに対向する第１面側の面（６１）と第２面
    側の面（６５）とを有する単結晶基板（６０）を準備す
    る段階；前記第１面側の面（６１）に入れ子状になった
    凹部（６６，７７）を形成する段階であって、前記第１
    面側の面（６１）の第１部分に近接した第１凹部（６
    ６）と前記第１凹部（６６）内に少なくともその一部が
    存在しかつ前記第１凹部（６６）よりも基板（６０）中
    により深く掘り下げられている第２凹部（７７）とを形
    成する段階；露出した第１面側の面（８９）と前記基板
    の第１面側の面（６１）の第１部分および前記入れ子状
    になった凹部（６６，７７）の露出部分に接触する第２
    面側の面とを有する絶縁物支持体（８６，８８）を形成
    する段階；前記第２凹部（７７）の底部（７８）におい
    て前記絶縁物支持体（８６，８８）の一部を露出させる
    ように基板（６０）の一部を第２面側から取り除く段
    階；基板（６０）の第１面側の面（６１）の前記第１部
    分を露出させるように前記絶縁物支持体（８６，８８）
    の一部を第１面側から取り除く段階；を含むことを特徴
    とする方法。
JP3178886A 1990-06-25 1991-06-25 半導体装置およびその製造方法 Pending JPH05102291A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US543233 1990-06-25
US07/543,233 US5145795A (en) 1990-06-25 1990-06-25 Semiconductor device and method therefore

Publications (1)

Publication Number Publication Date
JPH05102291A true JPH05102291A (ja) 1993-04-23

Family

ID=24167141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3178886A Pending JPH05102291A (ja) 1990-06-25 1991-06-25 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US5145795A (ja)
JP (1) JPH05102291A (ja)
DE (1) DE4112285A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101507200B1 (ko) * 2011-05-13 2015-03-31 앰코 테크놀로지 코리아 주식회사 Ｍｅｍｓ 패키지 및 그 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
US5270569A (en) * 1990-01-24 1993-12-14 Harris Corporation Method and device in which bottoming of a well in a dielectrically isolated island is assured
US5457068A (en) * 1992-11-30 1995-10-10 Texas Instruments Incorporated Monolithic integration of microwave silicon devices and low loss transmission lines
WO1995005007A1 (en) * 1993-08-10 1995-02-16 Loral Vought Systems Corporation Photoconductive impedance-matched infrared detector with heterojunction blocking contacts
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
DE4440362A1 (de) * 1994-11-11 1996-05-15 Telefunken Microelectron Verfahren zum Herstellen integrierter Schaltungen mit passiven Bauelementen hoher Güte
US6358820B1 (en) 2000-04-17 2002-03-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
DE10215328A1 (de) * 2001-12-28 2003-07-10 Ihp Gmbh Halbleiterbauelement
DE10204403A1 (de) * 2002-02-04 2003-08-21 Infineon Technologies Ag Vorrichtung zur Verbindung eines IC-Anschlusses mit einem Bezugspotential

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3797102A (en) * 1964-04-30 1974-03-19 Motorola Inc Method of making semiconductor devices
US3461003A (en) * 1964-12-14 1969-08-12 Motorola Inc Method of fabricating a semiconductor structure with an electrically isolated region of semiconductor material
US3457123A (en) * 1965-06-28 1969-07-22 Motorola Inc Methods for making semiconductor structures having glass insulated islands
US3431468A (en) * 1967-04-17 1969-03-04 Motorola Inc Buried integrated circuit radiation shields
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3624463A (en) * 1969-10-17 1971-11-30 Motorola Inc Method of and apparatus for indicating semiconductor island thickness and for increasing isolation and decreasing capacity between islands
US3738877A (en) * 1970-08-24 1973-06-12 Motorola Inc Semiconductor devices
US3840412A (en) * 1970-08-24 1974-10-08 Motorola Inc Method of making semiconductor devices through overlapping diffusions
US3755012A (en) * 1971-03-19 1973-08-28 Motorola Inc Controlled anisotropic etching process for fabricating dielectrically isolated field effect transistor
US3783044A (en) * 1971-04-09 1974-01-01 Motorola Inc Photoresist keys and depth indicator
US3721588A (en) * 1971-08-13 1973-03-20 Motorola Inc Thin single crystal silicon on an insulating substrate and improved dielectric isolation processing method
US3800195A (en) * 1972-08-09 1974-03-26 Motorola Inc Method of making semiconductor devices through overlapping diffusions
US3929528A (en) * 1973-01-12 1975-12-30 Motorola Inc Fabrication of monocriptalline silicon on insulating substrates utilizing selective etching and deposition techniques
US3902936A (en) * 1973-04-04 1975-09-02 Motorola Inc Germanium bonded silicon substrate and method of manufacture
US3832247A (en) * 1973-06-22 1974-08-27 Motorola Inc Process for manufacturing integrated circuits
US3954522A (en) * 1973-06-28 1976-05-04 Motorola, Inc. Integrated circuit process
US4042949A (en) * 1974-05-08 1977-08-16 Motorola, Inc. Semiconductor devices
JPS5230386A (en) * 1975-09-03 1977-03-08 Hitachi Ltd Semiconductor device with high brekdown voltage
JPS58101437A (ja) * 1981-12-11 1983-06-16 Fujitsu Ltd 半導体装置の製造方法
JPS59186341A (ja) * 1983-04-07 1984-10-23 Nec Corp 相補形誘電体分離基板の製造方法
US4649630A (en) * 1985-04-01 1987-03-17 Motorola, Inc. Process for dielectrically isolated semiconductor structure
JPS6226837A (ja) * 1985-07-29 1987-02-04 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5001075A (en) * 1989-04-03 1991-03-19 Motorola Fabrication of dielectrically isolated semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101507200B1 (ko) * 2011-05-13 2015-03-31 앰코 테크놀로지 코리아 주식회사 Ｍｅｍｓ 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
DE4112285A1 (de) 1992-01-02
US5145795A (en) 1992-09-08

Similar Documents

Publication Publication Date Title
US6114768A (en) Surface mount die by handle replacement
US5767578A (en) Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
US4271424A (en) Electrical contact connected with a semiconductor region which is short circuited with the substrate through said region
JP3130323B2 (ja) 基板ソースコンタクトを具備するｍｏｓｆｅｔ及びその製造方法
US8076755B2 (en) Semiconductor device and method of manufacturing the same
US4870475A (en) Semiconductor device and method of manufacturing the same
KR100232410B1 (ko) 표면장착 및 플립칩 기술을 이용한 집적회로 및 그 형성방법
JPH11233727A (ja) シリコン基板上のインダクタ装置及びその製造方法
JP2006319204A (ja) 半導体装置の製造方法、及び半導体装置
JP2002319658A (ja) 半導体装置
JPH05102291A (ja) 半導体装置およびその製造方法
JPH09508501A (ja) 能動素子及び受動素子を有する集積化された半導体装置
EP0534271A2 (en) Semiconductor device having improved frequency response
US6806536B2 (en) Multiple-function electronic chip
US6897547B2 (en) Semiconductor device including bipolar junction transistor, and production method therefor
SE516338C2 (sv) RF-effekttransistor med kollektor upp
JPS5892277A (ja) 電界効果トランジスタの製造方法
JPH10247713A (ja) 半導体素子、半導体装置及びこれらの製造方法
US4527330A (en) Method for coupling an electronic device into an electrical circuit
JPH0750339A (ja) マイクロ波シリコン素子のモノリシック集積及び低損失伝送ライン及びその形成方法
US20010032739A1 (en) Lead-less semiconductor device with improved electrode pattern structure
US4017769A (en) Integrated circuits and method of producing the same
JP3346368B2 (ja) 半導体装置およびその製造方法
JP3343225B2 (ja) 半導体装置の製造方法および半導体装置
JPH05235194A (ja) マイクロ波モノリシック集積回路