JP3346368B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にその接地構造およびレイアウト
領域を改善した半導体装置およびその製造方法に関す
る。
の製造方法に関し、特にその接地構造およびレイアウト
領域を改善した半導体装置およびその製造方法に関す
る。
【0002】
【従来の技術】一般に、PHS((Plated He
at Sink;メッキ型ヒートシンク)構造を有する
1〜10GHz程度の高周波増幅用半導体装置において
は、半導体チップ内のトランジスタを接地する構造とし
て、1)側面メタライズ、2)バイア(VIA)ホール
の2つの構造が知られている。
at Sink;メッキ型ヒートシンク)構造を有する
1〜10GHz程度の高周波増幅用半導体装置において
は、半導体チップ内のトランジスタを接地する構造とし
て、1)側面メタライズ、2)バイア(VIA)ホール
の2つの構造が知られている。
【0003】その1つの構造は、図5(a)(b)
(c)のように半導体チップの上面図、側面図およびA
―A’断面図に示される。この半導体装置は、2mm×
2mmで厚さ100μmの半導体チップ1dに、メタラ
イズ幅30μm程度の側面メタライズ部2dが設けられ
たもので、半導体チップ1dの側壁面を金属膜で被覆し
てそのチップ裏面と電気的に接続している。この半導体
チップ1dは、図6の組立図に示すように、接地された
パッケージ底面金属部4の上に、Au,Sn等の金属ソ
ルダー材3を用いてマウント(接合)されて組立てられ
る。
(c)のように半導体チップの上面図、側面図およびA
―A’断面図に示される。この半導体装置は、2mm×
2mmで厚さ100μmの半導体チップ1dに、メタラ
イズ幅30μm程度の側面メタライズ部2dが設けられ
たもので、半導体チップ1dの側壁面を金属膜で被覆し
てそのチップ裏面と電気的に接続している。この半導体
チップ1dは、図6の組立図に示すように、接地された
パッケージ底面金属部4の上に、Au,Sn等の金属ソ
ルダー材3を用いてマウント(接合)されて組立てられ
る。
【0004】この構造により、半導体チップ1dの表面
に形成された回路部分5が側面メタライズ部2dを通じ
て電気的に接地できる。ただし、この場合には、高周波
的には完全に接地されておらず、インダクタンス分が4
0pH程度の値を示す。
に形成された回路部分5が側面メタライズ部2dを通じ
て電気的に接地できる。ただし、この場合には、高周波
的には完全に接地されておらず、インダクタンス分が4
0pH程度の値を示す。
【0005】このような長方体形状の半導体チップ1d
は、円板状のウェーハにより作製されるが、その際1枚
のウェーハからのチップ収量を上げる必要があるが、図
5の形状の場合は、図7のウェーハの平面図のように、
半導体チップ1dとその側面メタライズ部2dに対応す
る部分が網目状にレイアウトされ、そのチップ収量はチ
ップの大きさ(2mm×2mm)により制限されてしま
う。
は、円板状のウェーハにより作製されるが、その際1枚
のウェーハからのチップ収量を上げる必要があるが、図
5の形状の場合は、図7のウェーハの平面図のように、
半導体チップ1dとその側面メタライズ部2dに対応す
る部分が網目状にレイアウトされ、そのチップ収量はチ
ップの大きさ(2mm×2mm)により制限されてしま
う。
【0006】もう1つのバイアホールの構造は、図8
(a)(b)(c)のように半導体チップの上面図、側
面図およびB―B’断面図に示される。この場合は、半
導体チップ1e内に形成された金等の低抵抗金属により
メッキされたバイアホール6により接地されたバイアホ
ール受けパッド7を介して電気的に接地する構造となっ
ている。この半導体チップ1eも、図9の組立図に示す
ように、接地されたパッケージ底面金属部4の上に、A
u,Sn等の金属ソルダー材3を用いてマウント(接
合)されて組立てられる。
(a)(b)(c)のように半導体チップの上面図、側
面図およびB―B’断面図に示される。この場合は、半
導体チップ1e内に形成された金等の低抵抗金属により
メッキされたバイアホール6により接地されたバイアホ
ール受けパッド7を介して電気的に接地する構造となっ
ている。この半導体チップ1eも、図9の組立図に示す
ように、接地されたパッケージ底面金属部4の上に、A
u,Sn等の金属ソルダー材3を用いてマウント(接
合)されて組立てられる。
【0007】さらに、図5の構造を改善した図10もあ
る。これは、図10(a)(b)(c)のように半導体
チップの上面図、側面図およびC―C’断面図に示され
る。この場合は、半導体チップ1fの側面メタライズ部
4の他に、半導体チップ1fの表面中央に、長さ1.6
mm,メタル幅45μmの接地メタル部9を付加して側
面メタライズ部4に接続したものである。
る。これは、図10(a)(b)(c)のように半導体
チップの上面図、側面図およびC―C’断面図に示され
る。この場合は、半導体チップ1fの側面メタライズ部
4の他に、半導体チップ1fの表面中央に、長さ1.6
mm,メタル幅45μmの接地メタル部9を付加して側
面メタライズ部4に接続したものである。
【0008】この半導体チップ内のトランジスタの接地
インダクタンス量として、図10の接地構造の場合、接
地メタル部9が、例えば幅45μm、長さ1.6mmと
すると150pH程度の接地インダクタンスを有し、側
面メタライズ部2fのインダクタンス量30pHと併せ
て合計180pHの接地インダクタンスを有することに
なる。
インダクタンス量として、図10の接地構造の場合、接
地メタル部9が、例えば幅45μm、長さ1.6mmと
すると150pH程度の接地インダクタンスを有し、側
面メタライズ部2fのインダクタンス量30pHと併せ
て合計180pHの接地インダクタンスを有することに
なる。
【0009】
【発明が解決しようとする課題】上述した従来技術は、
次のような問題がある。まず、第1の問題点は、チップ
内のトランジスタの利得、付加効率等の高周波特性が劣
化する点である。その理由は、図10に示すような接地
メタル部9を、例えば、幅75μm、長さ1.6mm程
度とした時、その接地インダクタンスとして、150p
H程度のインダクタンスを生じる。このインダクタンス
が、トランジスタの高周波増幅の際の劣化要因となり、
例えば、4GHzの高周波増幅の際に0.9dBの利得
劣化、5%の付加効率劣化を生じる。
次のような問題がある。まず、第1の問題点は、チップ
内のトランジスタの利得、付加効率等の高周波特性が劣
化する点である。その理由は、図10に示すような接地
メタル部9を、例えば、幅75μm、長さ1.6mm程
度とした時、その接地インダクタンスとして、150p
H程度のインダクタンスを生じる。このインダクタンス
が、トランジスタの高周波増幅の際の劣化要因となり、
例えば、4GHzの高周波増幅の際に0.9dBの利得
劣化、5%の付加効率劣化を生じる。
【0010】また、第2の問題点は、チップ面積の増
大、それに伴うチップ収量の減少、チップコストの増加
をまねく。その理由は、図10に示すような接地メタル
部9により接地を行う場合、この接地メタル部9を流れる
電流によるメタル部の溶断を回避するためのメタル幅の
下限により、例えば、幅75μm程度以上のメタル幅が
必要となる。そのため接地メタル部9は、例えば、幅7
5μm、長さ1.6mmとすると0.12mm2 の面積
を占めることになり、チップの外形を、例えば1.6m
m×1.0mmとすると、チップ面積の7.5%も占め
てしまうことになる。
大、それに伴うチップ収量の減少、チップコストの増加
をまねく。その理由は、図10に示すような接地メタル
部9により接地を行う場合、この接地メタル部9を流れる
電流によるメタル部の溶断を回避するためのメタル幅の
下限により、例えば、幅75μm程度以上のメタル幅が
必要となる。そのため接地メタル部9は、例えば、幅7
5μm、長さ1.6mmとすると0.12mm2 の面積
を占めることになり、チップの外形を、例えば1.6m
m×1.0mmとすると、チップ面積の7.5%も占め
てしまうことになる。
【0011】さらに、第3の問題点は、歩留まり低下、
それに伴うチップ収量の減少、チップコストの増加をま
ねく。その理由は、図8に示すようなバイアホール6を
有するチップ構造の場合、ウェーハプロセス中のばらつ
きにより、半導体基板中のバイアホール部の側壁の亀裂
や、バイアホールの半導体表面の受けパッド7の厚みが
ばらつきにより、半導体チップをパッケージに、例えば
AuSn等の低融点ソルダーを用いて320°C程度に
加熱してマウントする際に、受けパッド7が膨れたり、
パッドに穴があき、ソルダー材3が半導体表面に這い上
がる等の不具合が生じ、組立歩留まりが例えば4%程度
低下する。
それに伴うチップ収量の減少、チップコストの増加をま
ねく。その理由は、図8に示すようなバイアホール6を
有するチップ構造の場合、ウェーハプロセス中のばらつ
きにより、半導体基板中のバイアホール部の側壁の亀裂
や、バイアホールの半導体表面の受けパッド7の厚みが
ばらつきにより、半導体チップをパッケージに、例えば
AuSn等の低融点ソルダーを用いて320°C程度に
加熱してマウントする際に、受けパッド7が膨れたり、
パッドに穴があき、ソルダー材3が半導体表面に這い上
がる等の不具合が生じ、組立歩留まりが例えば4%程度
低下する。
【0012】本発明の目的は、これらの問題を解決し、
半導体チップ内のトランジスタ接地方法として、バイア
ホールの使用を避けて組立時の信頼度を向上させ、か
つ、接地インダクタンスの増加による高周波特性の劣化
や、チップ面積の増加に伴う収率の低下を防いだ半導体
装置およびその製造方法を提供することにある。
半導体チップ内のトランジスタ接地方法として、バイア
ホールの使用を避けて組立時の信頼度を向上させ、か
つ、接地インダクタンスの増加による高周波特性の劣化
や、チップ面積の増加に伴う収率の低下を防いだ半導体
装置およびその製造方法を提供することにある。
【0013】
【課題を解決するための手段】本発明の構成は、メッキ
状ヒートシンク(PHS)構造を有する高周波増幅用の
半導体装置において、半導体チップの外形を、ウェーハ
面上で一部を凹部に形成し、このチップ側面に側面メタ
ライズ部を設け、その凹部のある側面メタライズ部から
前記半導体チップ内のトランジスタを接地することによ
り、前記トランジスタを接地点のごく近傍にて接地出来
るようにしたことを特徴とする。
状ヒートシンク(PHS)構造を有する高周波増幅用の
半導体装置において、半導体チップの外形を、ウェーハ
面上で一部を凹部に形成し、このチップ側面に側面メタ
ライズ部を設け、その凹部のある側面メタライズ部から
前記半導体チップ内のトランジスタを接地することによ
り、前記トランジスタを接地点のごく近傍にて接地出来
るようにしたことを特徴とする。
【0014】本発明において、半導体チップの凹部にし
た部分が、L字形であり、このL字形のチップを対向し
て配置することにより、前記半導体チップのレイアウト
が点対称に配置されることができ、また、半導体チップ
の両側に凹部を形成した形状が、T字形であり、このT
字形のチップの凹部を互に対向して配置することによ
り、前記半導体チップのレイアウトが点対称に配置され
ることができる。
た部分が、L字形であり、このL字形のチップを対向し
て配置することにより、前記半導体チップのレイアウト
が点対称に配置されることができ、また、半導体チップ
の両側に凹部を形成した形状が、T字形であり、このT
字形のチップの凹部を互に対向して配置することによ
り、前記半導体チップのレイアウトが点対称に配置され
ることができる。
【0015】また本発明において、半導体チップの一側
面に凹凸部を形成した形状が、歯形状構造であり、この
歯形状構造の半導体チップの凹凸部を互に対向して配置
することにより、前記半導体チップのレイアウトが密に
配置されることができる。
面に凹凸部を形成した形状が、歯形状構造であり、この
歯形状構造の半導体チップの凹凸部を互に対向して配置
することにより、前記半導体チップのレイアウトが密に
配置されることができる。
【0016】また本発明の構成は、半導体表面処理工程
の後に半導体ウェーハ裏面を研磨し、その後前記半導体
ウェーハの裏面を選択的にエッチングを施すことにより
ウェーハ面上に凹凸形状をもつ半導体チップを作製し、
前記半導体チップの基板部を削り、その後ウェーハ引き
伸ばし工程により前記半導体チップの分割を行う半導体
装置の製造方法において、前記半導体チップ分割前のウ
ェーハ面上においては、前記凹凸形状の半導体チップが
その凹凸形状を互に対向して配置することにより、複数
個の半導体チップを組み合わせてレイアウトされること
を特徴とする。
の後に半導体ウェーハ裏面を研磨し、その後前記半導体
ウェーハの裏面を選択的にエッチングを施すことにより
ウェーハ面上に凹凸形状をもつ半導体チップを作製し、
前記半導体チップの基板部を削り、その後ウェーハ引き
伸ばし工程により前記半導体チップの分割を行う半導体
装置の製造方法において、前記半導体チップ分割前のウ
ェーハ面上においては、前記凹凸形状の半導体チップが
その凹凸形状を互に対向して配置することにより、複数
個の半導体チップを組み合わせてレイアウトされること
を特徴とする。
【0017】本発明において、ウェーハ面上のレイアウ
トで凹凸形状をもつ半導体チップが、L字形状、T字形
状または歯形状構造に形成されることができる。
トで凹凸形状をもつ半導体チップが、L字形状、T字形
状または歯形状構造に形成されることができる。
【0018】
【発明の実施の形態】次に本発明の実施形態を図面によ
り説明する。図1(a)(b)は本発明の第1の実施形
態の半導体チップの構成を示す平面図およびそのD―
D’断面図である。PHS構造を有する1〜10GHz
程度の高周波増幅用半導体装置において、図1に示すよ
うに、半導体チップ1の側面に凹部を有し、かつその半
導体チップ1の外周部が、金等の低抵抗金属により側面
メタライズ部2となっている。この側面メタライズ部2
を介して、半導体チップ1内のトランジスタを直接接地
に接続する。なお、この半導体チップ1の中央部には回
路部分(5)が設けられるが、ウェーハ面上の凹部に対
して小さい領域であるので、レイアウト上問題にはなら
ない。
り説明する。図1(a)(b)は本発明の第1の実施形
態の半導体チップの構成を示す平面図およびそのD―
D’断面図である。PHS構造を有する1〜10GHz
程度の高周波増幅用半導体装置において、図1に示すよ
うに、半導体チップ1の側面に凹部を有し、かつその半
導体チップ1の外周部が、金等の低抵抗金属により側面
メタライズ部2となっている。この側面メタライズ部2
を介して、半導体チップ1内のトランジスタを直接接地
に接続する。なお、この半導体チップ1の中央部には回
路部分(5)が設けられるが、ウェーハ面上の凹部に対
して小さい領域であるので、レイアウト上問題にはなら
ない。
【0019】この半導体チップ1は、図2の組立図に示
すように、接地されたパッケージ底面金属部4の上に、
Au,Sn等の金属ソルダー材3を用いてマウント(接
合)されて組立てられる。本実施形態によれば、従来例
の図9のような、長さ1.6mm,幅45μmの接地メ
タル部9を不要とし、半導体チップ1表面上の中心部の
回路5に対し、そのごく近傍で側面メタライズ部2と接
地できる。
すように、接地されたパッケージ底面金属部4の上に、
Au,Sn等の金属ソルダー材3を用いてマウント(接
合)されて組立てられる。本実施形態によれば、従来例
の図9のような、長さ1.6mm,幅45μmの接地メ
タル部9を不要とし、半導体チップ1表面上の中心部の
回路5に対し、そのごく近傍で側面メタライズ部2と接
地できる。
【0020】この半導体表面上にある、この側面メタラ
イズ部2は、幅30μm程度であり、半導体チップ1内
のトランジスタ回路5の接地電極部のごく近傍に配置さ
れ、トランジスタと側面メタライズ部2までのインダク
タンス分は40pH以下になるように構成される。
イズ部2は、幅30μm程度であり、半導体チップ1内
のトランジスタ回路5の接地電極部のごく近傍に配置さ
れ、トランジスタと側面メタライズ部2までのインダク
タンス分は40pH以下になるように構成される。
【0021】また、半導体チップ1の分割各前のウェー
ハ面上においては、図3(a)の平面図に示すように、
半導体チップ1上の凹部同士を互に対向させて、点対称
とした配置に複数個の半導体チップ1を組み合わせてレ
イアウトするので、このようなチップ外形により、ウェ
ーハ面上でのチップ収量率が最大となるよう配置され
る。
ハ面上においては、図3(a)の平面図に示すように、
半導体チップ1上の凹部同士を互に対向させて、点対称
とした配置に複数個の半導体チップ1を組み合わせてレ
イアウトするので、このようなチップ外形により、ウェ
ーハ面上でのチップ収量率が最大となるよう配置され
る。
【0022】この凹形状の半導体チップ形状は、半導体
表面工程後に半導体チップ裏面を研磨し、その後半導体
チップ裏面を選択的にエッチングを施すことにより作製
し、半導体チップ基板部を削り、その後ウェーハ引き伸
ばし工程により、半導体チップ1の分割を行う。また、
チップ分割各前のウェーハ面上においては、図3(a)
のように、点対称な配置に複数個の半導体チップ1を組
み合わせてレイアウト可能なチップ外形としている。
表面工程後に半導体チップ裏面を研磨し、その後半導体
チップ裏面を選択的にエッチングを施すことにより作製
し、半導体チップ基板部を削り、その後ウェーハ引き伸
ばし工程により、半導体チップ1の分割を行う。また、
チップ分割各前のウェーハ面上においては、図3(a)
のように、点対称な配置に複数個の半導体チップ1を組
み合わせてレイアウト可能なチップ外形としている。
【0023】図3(b)は本発明の第2の実施形態とな
る半導体チップの分割各前のウェーハ面上の平面図であ
る。この実施形態は、第1の実施形態と同様の構成をも
つ半導体チップ1aとその周辺部の側面メタライズ部2
aとからなり、図のように、両側に凹形状を有するT字
形の半導体チップ1aである。この場合も、半導体チッ
プ1a上の凹部同士を互に対向させて、点対称とした配
置に組み合わせてウェーハ面上にレイアウト出来る構造
となっている。
る半導体チップの分割各前のウェーハ面上の平面図であ
る。この実施形態は、第1の実施形態と同様の構成をも
つ半導体チップ1aとその周辺部の側面メタライズ部2
aとからなり、図のように、両側に凹形状を有するT字
形の半導体チップ1aである。この場合も、半導体チッ
プ1a上の凹部同士を互に対向させて、点対称とした配
置に組み合わせてウェーハ面上にレイアウト出来る構造
となっている。
【0024】図4(a)は本発明の第3の実施形態の半
導体チップの分割各前のウェーハ面上の平面図である。
この実施形態は、図に示すように、片側側面が凸凹の歯
状構造の側面メタライズ部2bを有する半導体チップ1
bである。この場合も、半導体チップ1bの、凹凸部同
士を互に対向させて、組み合わせて配置してウェーハ面
上にレイアウト出来る構造を有する。この場合、凸凹の
歯状構造が対向した半導体チップ1bはこの凸凹の歯状
構造側と直交する側面が一致しているので、半導体チッ
プ1bの配置は対称になっていない。
導体チップの分割各前のウェーハ面上の平面図である。
この実施形態は、図に示すように、片側側面が凸凹の歯
状構造の側面メタライズ部2bを有する半導体チップ1
bである。この場合も、半導体チップ1bの、凹凸部同
士を互に対向させて、組み合わせて配置してウェーハ面
上にレイアウト出来る構造を有する。この場合、凸凹の
歯状構造が対向した半導体チップ1bはこの凸凹の歯状
構造側と直交する側面が一致しているので、半導体チッ
プ1bの配置は対称になっていない。
【0025】図4(b)は本発明の第4の実施例の半導
体チップの分割各前のウェーハ面上の平面図である。こ
の実施形態は、図に示すように、片側側面が凸凹の歯状
構造の側面メタライズ部2cを有する半導体チップ1c
である。この場合も、半導体チップ1cの、凹凸部同士
を互に対向させて、組み合わせて配置してウェーハ面上
にレイアウト出来る構造を有する。この場合、凸凹の歯
状構造が対向した半導体チップ1cはこの凸凹の歯状構
造側と直交する側面がずれて、図のように一致していな
いが、半導体チップ1cの配置は対称になっており、同
じレイアウトの半導体チップ1cが用いられる。
体チップの分割各前のウェーハ面上の平面図である。こ
の実施形態は、図に示すように、片側側面が凸凹の歯状
構造の側面メタライズ部2cを有する半導体チップ1c
である。この場合も、半導体チップ1cの、凹凸部同士
を互に対向させて、組み合わせて配置してウェーハ面上
にレイアウト出来る構造を有する。この場合、凸凹の歯
状構造が対向した半導体チップ1cはこの凸凹の歯状構
造側と直交する側面がずれて、図のように一致していな
いが、半導体チップ1cの配置は対称になっており、同
じレイアウトの半導体チップ1cが用いられる。
【0026】
【発明の効果】以上説明したように本発明によれば、従
来例の接地構造では、接地メタル部が150pH程度の
接地インダクタンスと、側面メタライズ部のインダクタ
ンス量30pHと併せて合計180pHの接地インダク
タンスであったが、本発明により、トランジスタ接地電
極のごく近傍に側面メタライズを配置することにより、
40pHが付加され合計70pH程度に下げることが可
能となる。これにより、高周波増幅時の利得が、従来と
比較して、例えば5GHzにて0.5dB向上し、3%
の付加効率を向上することができるという効果がある。
来例の接地構造では、接地メタル部が150pH程度の
接地インダクタンスと、側面メタライズ部のインダクタ
ンス量30pHと併せて合計180pHの接地インダク
タンスであったが、本発明により、トランジスタ接地電
極のごく近傍に側面メタライズを配置することにより、
40pHが付加され合計70pH程度に下げることが可
能となる。これにより、高周波増幅時の利得が、従来と
比較して、例えば5GHzにて0.5dB向上し、3%
の付加効率を向上することができるという効果がある。
【0027】また、従来例に示される接地メタル部を介
することなく接地が可能となり、接地メタル部の部分面
積を縮小することが出来、かつ幾何学的にウェーハ面上
にて点対称に面積効率良くレイアウトが可能となり、半
導体チップの収率が5%程度向上し、チップコストを5
%程度低下させることができるという効果もある。
することなく接地が可能となり、接地メタル部の部分面
積を縮小することが出来、かつ幾何学的にウェーハ面上
にて点対称に面積効率良くレイアウトが可能となり、半
導体チップの収率が5%程度向上し、チップコストを5
%程度低下させることができるという効果もある。
【図1】(a)(b)は本発明の第1の実施形態の半導
体チップの構成を示す平面図および側断面図。
体チップの構成を示す平面図および側断面図。
【図2】図1の半導体チップを組立てた半導体装置の断
面図。
面図。
【図3】(a)(b)は図1の半導体チップおよび本発
明の第2の実施形態の半導体チップの製造時のレイアウ
ト図。
明の第2の実施形態の半導体チップの製造時のレイアウ
ト図。
【図4】(a)(b)は本発明の第3および第4の実施
形態の半導体チップの製造時のレイアウト図。
形態の半導体チップの製造時のレイアウト図。
【図5】(a)(b)(c)は従来例の半導体チップの
構成を示す平面図、側面図および側断面図。
構成を示す平面図、側面図および側断面図。
【図6】図5の半導体チップを組立てた半導体装置の断
面図。
面図。
【図7】図5の半導体チップの製造時のレイアウト図。
【図8】(a)(b)(c)は第2の従来例の半導体チ
ップの構成を示す平面図、側面図および側断面図。
ップの構成を示す平面図、側面図および側断面図。
【図9】図8の半導体チップを組立てた半導体装置の断
面図。
面図。
【図10】(a)(b)(c)は第3の従来例の半導体
チップの構成を示す平面図、側面図および側断面図。
チップの構成を示す平面図、側面図および側断面図。
1,1a〜1f 半導体チップ 2,2a〜2f 側面メタライズ部 3,3a ソルダー材 4,4a パッケージ底面金属部 5 回路部分 6 バイアルーホール 7 バイアルーホール受けパッド 8 空洞 9 接地メタル部
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/40 H01L 21/822 H01L 23/36 H01L 27/04
Claims (6)
- 【請求項1】 メッキ状ヒートシンク(PHS)構造を
有する高周波増幅用の半導体装置において、半導体チッ
プの外形を、ウェーハ面上で一部を凹部に形成し、この
チップ側面に側面メタライズ部を設け、その凹部のある
側面メタライズ部から前記半導体チップ内のトランジス
タを接地することにより、前記トランジスタを接地点の
ごく近傍にて接地出来るようにしたことを特徴とする半
導体装置。 - 【請求項2】 半導体チップに凹部を形成した形状が、
L字形であり、このL字形のチップの凹部を互に対向し
て配置することにより、前記半導体チップのレイアウト
が点対称に配置された請求項1記載の半導体装置。 - 【請求項3】 半導体チップの両側に凹部を形成した形
状が、T字形であり、このT字形のチップの凹部を互に
対向して配置することにより、前記半導体チップのレイ
アウトが点対称に配置された請求項1記載の半導体装
置。 - 【請求項4】 半導体チップの一側面に凹凸部を形成し
た形状が、歯形状構造であり、この歯形状構造の半導体
チップの凹凸部を互に対向して配置することにより、前
記半導体チップのレイアウトが密に配置された請求項1
記載の半導体装置。 - 【請求項5】 半導体表面処理工程の後に半導体ウェー
ハ裏面を研磨し、その後前記半導体ウェーハの裏面を選
択的にエッチングを施すことによりウェーハ面上に凹凸
形状をもつ半導体チップを作製し、前記半導体チップの
基板部を削り、その後ウェーハ引き伸ばし工程により前
記半導体チップの分割を行う半導体装置の製造方法にお
いて、前記半導体チップ分割前のウェーハ面上において
は、前記凹凸形状の半導体チップがその凹凸形状を互に
対向して配置することにより、複数個の半導体チップを
組み合わせてレイアウトされることを特徴とする半導体
装置の製造方法。 - 【請求項6】 ウェーハ面上のレイアウトで凹凸形状を
もつ半導体チップが、L字形状、T字形状または歯形状
構造に形成される請求項5記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|---|
JP2010238889A (ja) * | 2009-03-31 | 2010-10-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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-
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JP2001244284A (ja) | 2001-09-07 |
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