JP3346368B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にその接地構造およびレイアウト
領域を改善した半導体装置およびその製造方法に関す
る。
の製造方法に関し、特にその接地構造およびレイアウト
領域を改善した半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】一般に、ＰＨＳ（（Ｐｌａｔｅｄ Ｈｅ
ａｔ Ｓｉｎｋ；メッキ型ヒートシンク）構造を有する
１〜１０ＧＨｚ程度の高周波増幅用半導体装置において
は、半導体チップ内のトランジスタを接地する構造とし
て、１）側面メタライズ、２）バイア（ＶＩＡ）ホール
の２つの構造が知られている。
ａｔ Ｓｉｎｋ；メッキ型ヒートシンク）構造を有する
１〜１０ＧＨｚ程度の高周波増幅用半導体装置において
は、半導体チップ内のトランジスタを接地する構造とし
て、１）側面メタライズ、２）バイア（ＶＩＡ）ホール
の２つの構造が知られている。
【０００３】その１つの構造は、図５（ａ）（ｂ）
（ｃ）のように半導体チップの上面図、側面図およびＡ
―Ａ’断面図に示される。この半導体装置は、２ｍｍ×
２ｍｍで厚さ１００μｍの半導体チップ１ｄに、メタラ
イズ幅３０μｍ程度の側面メタライズ部２ｄが設けられ
たもので、半導体チップ１ｄの側壁面を金属膜で被覆し
てそのチップ裏面と電気的に接続している。この半導体
チップ１ｄは、図６の組立図に示すように、接地された
パッケージ底面金属部４の上に、Ａｕ，Ｓｎ等の金属ソ
ルダー材３を用いてマウント（接合）されて組立てられ
る。
（ｃ）のように半導体チップの上面図、側面図およびＡ
―Ａ’断面図に示される。この半導体装置は、２ｍｍ×
２ｍｍで厚さ１００μｍの半導体チップ１ｄに、メタラ
イズ幅３０μｍ程度の側面メタライズ部２ｄが設けられ
たもので、半導体チップ１ｄの側壁面を金属膜で被覆し
てそのチップ裏面と電気的に接続している。この半導体
チップ１ｄは、図６の組立図に示すように、接地された
パッケージ底面金属部４の上に、Ａｕ，Ｓｎ等の金属ソ
ルダー材３を用いてマウント（接合）されて組立てられ
る。
【０００４】この構造により、半導体チップ１ｄの表面
に形成された回路部分５が側面メタライズ部２ｄを通じ
て電気的に接地できる。ただし、この場合には、高周波
的には完全に接地されておらず、インダクタンス分が４
０ｐＨ程度の値を示す。
に形成された回路部分５が側面メタライズ部２ｄを通じ
て電気的に接地できる。ただし、この場合には、高周波
的には完全に接地されておらず、インダクタンス分が４
０ｐＨ程度の値を示す。
【０００５】このような長方体形状の半導体チップ１ｄ
は、円板状のウェーハにより作製されるが、その際１枚
のウェーハからのチップ収量を上げる必要があるが、図
５の形状の場合は、図７のウェーハの平面図のように、
半導体チップ１ｄとその側面メタライズ部２ｄに対応す
る部分が網目状にレイアウトされ、そのチップ収量はチ
ップの大きさ（２ｍｍ×２ｍｍ）により制限されてしま
う。
は、円板状のウェーハにより作製されるが、その際１枚
のウェーハからのチップ収量を上げる必要があるが、図
５の形状の場合は、図７のウェーハの平面図のように、
半導体チップ１ｄとその側面メタライズ部２ｄに対応す
る部分が網目状にレイアウトされ、そのチップ収量はチ
ップの大きさ（２ｍｍ×２ｍｍ）により制限されてしま
う。
【０００６】もう１つのバイアホールの構造は、図８
（ａ）（ｂ）（ｃ）のように半導体チップの上面図、側
面図およびＢ―Ｂ’断面図に示される。この場合は、半
導体チップ１ｅ内に形成された金等の低抵抗金属により
メッキされたバイアホール６により接地されたバイアホ
ール受けパッド７を介して電気的に接地する構造となっ
ている。この半導体チップ１ｅも、図９の組立図に示す
ように、接地されたパッケージ底面金属部４の上に、Ａ
ｕ，Ｓｎ等の金属ソルダー材３を用いてマウント（接
合）されて組立てられる。
（ａ）（ｂ）（ｃ）のように半導体チップの上面図、側
面図およびＢ―Ｂ’断面図に示される。この場合は、半
導体チップ１ｅ内に形成された金等の低抵抗金属により
メッキされたバイアホール６により接地されたバイアホ
ール受けパッド７を介して電気的に接地する構造となっ
ている。この半導体チップ１ｅも、図９の組立図に示す
ように、接地されたパッケージ底面金属部４の上に、Ａ
ｕ，Ｓｎ等の金属ソルダー材３を用いてマウント（接
合）されて組立てられる。
【０００７】さらに、図５の構造を改善した図１０もあ
る。これは、図１０（ａ）（ｂ）（ｃ）のように半導体
チップの上面図、側面図およびＣ―Ｃ’断面図に示され
る。この場合は、半導体チップ１ｆの側面メタライズ部
４の他に、半導体チップ１ｆの表面中央に、長さ１．６
ｍｍ，メタル幅４５μｍの接地メタル部９を付加して側
面メタライズ部４に接続したものである。
る。これは、図１０（ａ）（ｂ）（ｃ）のように半導体
チップの上面図、側面図およびＣ―Ｃ’断面図に示され
る。この場合は、半導体チップ１ｆの側面メタライズ部
４の他に、半導体チップ１ｆの表面中央に、長さ１．６
ｍｍ，メタル幅４５μｍの接地メタル部９を付加して側
面メタライズ部４に接続したものである。
【０００８】この半導体チップ内のトランジスタの接地
インダクタンス量として、図１０の接地構造の場合、接
地メタル部９が、例えば幅４５μｍ、長さ１．６ｍｍと
すると１５０ｐＨ程度の接地インダクタンスを有し、側
面メタライズ部２ｆのインダクタンス量３０ｐＨと併せ
て合計１８０ｐＨの接地インダクタンスを有することに
なる。
インダクタンス量として、図１０の接地構造の場合、接
地メタル部９が、例えば幅４５μｍ、長さ１．６ｍｍと
すると１５０ｐＨ程度の接地インダクタンスを有し、側
面メタライズ部２ｆのインダクタンス量３０ｐＨと併せ
て合計１８０ｐＨの接地インダクタンスを有することに
なる。
【０００９】
【発明が解決しようとする課題】上述した従来技術は、
次のような問題がある。まず、第１の問題点は、チップ
内のトランジスタの利得、付加効率等の高周波特性が劣
化する点である。その理由は、図１０に示すような接地
メタル部９を、例えば、幅７５μｍ、長さ１．６ｍｍ程
度とした時、その接地インダクタンスとして、１５０ｐ
Ｈ程度のインダクタンスを生じる。このインダクタンス
が、トランジスタの高周波増幅の際の劣化要因となり、
例えば、４ＧＨｚの高周波増幅の際に０．９ｄＢの利得
劣化、５％の付加効率劣化を生じる。
次のような問題がある。まず、第１の問題点は、チップ
内のトランジスタの利得、付加効率等の高周波特性が劣
化する点である。その理由は、図１０に示すような接地
メタル部９を、例えば、幅７５μｍ、長さ１．６ｍｍ程
度とした時、その接地インダクタンスとして、１５０ｐ
Ｈ程度のインダクタンスを生じる。このインダクタンス
が、トランジスタの高周波増幅の際の劣化要因となり、
例えば、４ＧＨｚの高周波増幅の際に０．９ｄＢの利得
劣化、５％の付加効率劣化を生じる。
【００１０】また、第２の問題点は、チップ面積の増
大、それに伴うチップ収量の減少、チップコストの増加
をまねく。その理由は、図１０に示すような接地メタル
部9により接地を行う場合、この接地メタル部9を流れる
電流によるメタル部の溶断を回避するためのメタル幅の
下限により、例えば、幅７５μｍ程度以上のメタル幅が
必要となる。そのため接地メタル部9は、例えば、幅７
５μｍ、長さ１．６ｍｍとすると０．１２ｍｍ2 の面積
を占めることになり、チップの外形を、例えば１．６ｍ
ｍ×１．０ｍｍとすると、チップ面積の７．５％も占め
てしまうことになる。
大、それに伴うチップ収量の減少、チップコストの増加
をまねく。その理由は、図１０に示すような接地メタル
部9により接地を行う場合、この接地メタル部9を流れる
電流によるメタル部の溶断を回避するためのメタル幅の
下限により、例えば、幅７５μｍ程度以上のメタル幅が
必要となる。そのため接地メタル部9は、例えば、幅７
５μｍ、長さ１．６ｍｍとすると０．１２ｍｍ2 の面積
を占めることになり、チップの外形を、例えば１．６ｍ
ｍ×１．０ｍｍとすると、チップ面積の７．５％も占め
てしまうことになる。
【００１１】さらに、第３の問題点は、歩留まり低下、
それに伴うチップ収量の減少、チップコストの増加をま
ねく。その理由は、図８に示すようなバイアホール６を
有するチップ構造の場合、ウェーハプロセス中のばらつ
きにより、半導体基板中のバイアホール部の側壁の亀裂
や、バイアホールの半導体表面の受けパッド７の厚みが
ばらつきにより、半導体チップをパッケージに、例えば
ＡｕＳｎ等の低融点ソルダーを用いて３２０°Ｃ程度に
加熱してマウントする際に、受けパッド７が膨れたり、
パッドに穴があき、ソルダー材３が半導体表面に這い上
がる等の不具合が生じ、組立歩留まりが例えば４％程度
低下する。
それに伴うチップ収量の減少、チップコストの増加をま
ねく。その理由は、図８に示すようなバイアホール６を
有するチップ構造の場合、ウェーハプロセス中のばらつ
きにより、半導体基板中のバイアホール部の側壁の亀裂
や、バイアホールの半導体表面の受けパッド７の厚みが
ばらつきにより、半導体チップをパッケージに、例えば
ＡｕＳｎ等の低融点ソルダーを用いて３２０°Ｃ程度に
加熱してマウントする際に、受けパッド７が膨れたり、
パッドに穴があき、ソルダー材３が半導体表面に這い上
がる等の不具合が生じ、組立歩留まりが例えば４％程度
低下する。
【００１２】本発明の目的は、これらの問題を解決し、
半導体チップ内のトランジスタ接地方法として、バイア
ホールの使用を避けて組立時の信頼度を向上させ、か
つ、接地インダクタンスの増加による高周波特性の劣化
や、チップ面積の増加に伴う収率の低下を防いだ半導体
装置およびその製造方法を提供することにある。
半導体チップ内のトランジスタ接地方法として、バイア
ホールの使用を避けて組立時の信頼度を向上させ、か
つ、接地インダクタンスの増加による高周波特性の劣化
や、チップ面積の増加に伴う収率の低下を防いだ半導体
装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、メッキ
状ヒートシンク（ＰＨＳ）構造を有する高周波増幅用の
半導体装置において、半導体チップの外形を、ウェーハ
面上で一部を凹部に形成し、このチップ側面に側面メタ
ライズ部を設け、その凹部のある側面メタライズ部から
前記半導体チップ内のトランジスタを接地することによ
り、前記トランジスタを接地点のごく近傍にて接地出来
るようにしたことを特徴とする。
状ヒートシンク（ＰＨＳ）構造を有する高周波増幅用の
半導体装置において、半導体チップの外形を、ウェーハ
面上で一部を凹部に形成し、このチップ側面に側面メタ
ライズ部を設け、その凹部のある側面メタライズ部から
前記半導体チップ内のトランジスタを接地することによ
り、前記トランジスタを接地点のごく近傍にて接地出来
るようにしたことを特徴とする。
【００１４】本発明において、半導体チップの凹部にし
た部分が、Ｌ字形であり、このＬ字形のチップを対向し
て配置することにより、前記半導体チップのレイアウト
が点対称に配置されることができ、また、半導体チップ
の両側に凹部を形成した形状が、Ｔ字形であり、このＴ
字形のチップの凹部を互に対向して配置することによ
り、前記半導体チップのレイアウトが点対称に配置され
ることができる。
た部分が、Ｌ字形であり、このＬ字形のチップを対向し
て配置することにより、前記半導体チップのレイアウト
が点対称に配置されることができ、また、半導体チップ
の両側に凹部を形成した形状が、Ｔ字形であり、このＴ
字形のチップの凹部を互に対向して配置することによ
り、前記半導体チップのレイアウトが点対称に配置され
ることができる。
【００１５】また本発明において、半導体チップの一側
面に凹凸部を形成した形状が、歯形状構造であり、この
歯形状構造の半導体チップの凹凸部を互に対向して配置
することにより、前記半導体チップのレイアウトが密に
配置されることができる。
面に凹凸部を形成した形状が、歯形状構造であり、この
歯形状構造の半導体チップの凹凸部を互に対向して配置
することにより、前記半導体チップのレイアウトが密に
配置されることができる。
【００１６】また本発明の構成は、半導体表面処理工程
の後に半導体ウェーハ裏面を研磨し、その後前記半導体
ウェーハの裏面を選択的にエッチングを施すことにより
ウェーハ面上に凹凸形状をもつ半導体チップを作製し、
前記半導体チップの基板部を削り、その後ウェーハ引き
伸ばし工程により前記半導体チップの分割を行う半導体
装置の製造方法において、前記半導体チップ分割前のウ
ェーハ面上においては、前記凹凸形状の半導体チップが
その凹凸形状を互に対向して配置することにより、複数
個の半導体チップを組み合わせてレイアウトされること
を特徴とする。
の後に半導体ウェーハ裏面を研磨し、その後前記半導体
ウェーハの裏面を選択的にエッチングを施すことにより
ウェーハ面上に凹凸形状をもつ半導体チップを作製し、
前記半導体チップの基板部を削り、その後ウェーハ引き
伸ばし工程により前記半導体チップの分割を行う半導体
装置の製造方法において、前記半導体チップ分割前のウ
ェーハ面上においては、前記凹凸形状の半導体チップが
その凹凸形状を互に対向して配置することにより、複数
個の半導体チップを組み合わせてレイアウトされること
を特徴とする。
【００１７】本発明において、ウェーハ面上のレイアウ
トで凹凸形状をもつ半導体チップが、Ｌ字形状、Ｔ字形
状または歯形状構造に形成されることができる。
トで凹凸形状をもつ半導体チップが、Ｌ字形状、Ｔ字形
状または歯形状構造に形成されることができる。
【００１８】
【発明の実施の形態】次に本発明の実施形態を図面によ
り説明する。図１（ａ）（ｂ）は本発明の第１の実施形
態の半導体チップの構成を示す平面図およびそのＤ―
Ｄ’断面図である。ＰＨＳ構造を有する１〜１０ＧＨｚ
程度の高周波増幅用半導体装置において、図１に示すよ
うに、半導体チップ１の側面に凹部を有し、かつその半
導体チップ１の外周部が、金等の低抵抗金属により側面
メタライズ部２となっている。この側面メタライズ部２
を介して、半導体チップ１内のトランジスタを直接接地
に接続する。なお、この半導体チップ１の中央部には回
路部分（５）が設けられるが、ウェーハ面上の凹部に対
して小さい領域であるので、レイアウト上問題にはなら
ない。
り説明する。図１（ａ）（ｂ）は本発明の第１の実施形
態の半導体チップの構成を示す平面図およびそのＤ―
Ｄ’断面図である。ＰＨＳ構造を有する１〜１０ＧＨｚ
程度の高周波増幅用半導体装置において、図１に示すよ
うに、半導体チップ１の側面に凹部を有し、かつその半
導体チップ１の外周部が、金等の低抵抗金属により側面
メタライズ部２となっている。この側面メタライズ部２
を介して、半導体チップ１内のトランジスタを直接接地
に接続する。なお、この半導体チップ１の中央部には回
路部分（５）が設けられるが、ウェーハ面上の凹部に対
して小さい領域であるので、レイアウト上問題にはなら
ない。
【００１９】この半導体チップ１は、図２の組立図に示
すように、接地されたパッケージ底面金属部４の上に、
Ａｕ，Ｓｎ等の金属ソルダー材３を用いてマウント（接
合）されて組立てられる。本実施形態によれば、従来例
の図９のような、長さ１．６ｍｍ，幅４５μｍの接地メ
タル部９を不要とし、半導体チップ１表面上の中心部の
回路５に対し、そのごく近傍で側面メタライズ部２と接
地できる。
すように、接地されたパッケージ底面金属部４の上に、
Ａｕ，Ｓｎ等の金属ソルダー材３を用いてマウント（接
合）されて組立てられる。本実施形態によれば、従来例
の図９のような、長さ１．６ｍｍ，幅４５μｍの接地メ
タル部９を不要とし、半導体チップ１表面上の中心部の
回路５に対し、そのごく近傍で側面メタライズ部２と接
地できる。
【００２０】この半導体表面上にある、この側面メタラ
イズ部２は、幅３０μｍ程度であり、半導体チップ１内
のトランジスタ回路５の接地電極部のごく近傍に配置さ
れ、トランジスタと側面メタライズ部２までのインダク
タンス分は４０ｐＨ以下になるように構成される。
イズ部２は、幅３０μｍ程度であり、半導体チップ１内
のトランジスタ回路５の接地電極部のごく近傍に配置さ
れ、トランジスタと側面メタライズ部２までのインダク
タンス分は４０ｐＨ以下になるように構成される。
【００２１】また、半導体チップ１の分割各前のウェー
ハ面上においては、図３（ａ）の平面図に示すように、
半導体チップ１上の凹部同士を互に対向させて、点対称
とした配置に複数個の半導体チップ１を組み合わせてレ
イアウトするので、このようなチップ外形により、ウェ
ーハ面上でのチップ収量率が最大となるよう配置され
る。
ハ面上においては、図３（ａ）の平面図に示すように、
半導体チップ１上の凹部同士を互に対向させて、点対称
とした配置に複数個の半導体チップ１を組み合わせてレ
イアウトするので、このようなチップ外形により、ウェ
ーハ面上でのチップ収量率が最大となるよう配置され
る。
【００２２】この凹形状の半導体チップ形状は、半導体
表面工程後に半導体チップ裏面を研磨し、その後半導体
チップ裏面を選択的にエッチングを施すことにより作製
し、半導体チップ基板部を削り、その後ウェーハ引き伸
ばし工程により、半導体チップ１の分割を行う。また、
チップ分割各前のウェーハ面上においては、図３（ａ）
のように、点対称な配置に複数個の半導体チップ１を組
み合わせてレイアウト可能なチップ外形としている。
表面工程後に半導体チップ裏面を研磨し、その後半導体
チップ裏面を選択的にエッチングを施すことにより作製
し、半導体チップ基板部を削り、その後ウェーハ引き伸
ばし工程により、半導体チップ１の分割を行う。また、
チップ分割各前のウェーハ面上においては、図３（ａ）
のように、点対称な配置に複数個の半導体チップ１を組
み合わせてレイアウト可能なチップ外形としている。
【００２３】図３（ｂ）は本発明の第２の実施形態とな
る半導体チップの分割各前のウェーハ面上の平面図であ
る。この実施形態は、第１の実施形態と同様の構成をも
つ半導体チップ１ａとその周辺部の側面メタライズ部２
ａとからなり、図のように、両側に凹形状を有するＴ字
形の半導体チップ１ａである。この場合も、半導体チッ
プ１ａ上の凹部同士を互に対向させて、点対称とした配
置に組み合わせてウェーハ面上にレイアウト出来る構造
となっている。
る半導体チップの分割各前のウェーハ面上の平面図であ
る。この実施形態は、第１の実施形態と同様の構成をも
つ半導体チップ１ａとその周辺部の側面メタライズ部２
ａとからなり、図のように、両側に凹形状を有するＴ字
形の半導体チップ１ａである。この場合も、半導体チッ
プ１ａ上の凹部同士を互に対向させて、点対称とした配
置に組み合わせてウェーハ面上にレイアウト出来る構造
となっている。
【００２４】図４（ａ）は本発明の第３の実施形態の半
導体チップの分割各前のウェーハ面上の平面図である。
この実施形態は、図に示すように、片側側面が凸凹の歯
状構造の側面メタライズ部２ｂを有する半導体チップ１
ｂである。この場合も、半導体チップ１ｂの、凹凸部同
士を互に対向させて、組み合わせて配置してウェーハ面
上にレイアウト出来る構造を有する。この場合、凸凹の
歯状構造が対向した半導体チップ１ｂはこの凸凹の歯状
構造側と直交する側面が一致しているので、半導体チッ
プ１ｂの配置は対称になっていない。
導体チップの分割各前のウェーハ面上の平面図である。
この実施形態は、図に示すように、片側側面が凸凹の歯
状構造の側面メタライズ部２ｂを有する半導体チップ１
ｂである。この場合も、半導体チップ１ｂの、凹凸部同
士を互に対向させて、組み合わせて配置してウェーハ面
上にレイアウト出来る構造を有する。この場合、凸凹の
歯状構造が対向した半導体チップ１ｂはこの凸凹の歯状
構造側と直交する側面が一致しているので、半導体チッ
プ１ｂの配置は対称になっていない。
【００２５】図４（ｂ）は本発明の第４の実施例の半導
体チップの分割各前のウェーハ面上の平面図である。こ
の実施形態は、図に示すように、片側側面が凸凹の歯状
構造の側面メタライズ部２ｃを有する半導体チップ１ｃ
である。この場合も、半導体チップ１ｃの、凹凸部同士
を互に対向させて、組み合わせて配置してウェーハ面上
にレイアウト出来る構造を有する。この場合、凸凹の歯
状構造が対向した半導体チップ１ｃはこの凸凹の歯状構
造側と直交する側面がずれて、図のように一致していな
いが、半導体チップ１ｃの配置は対称になっており、同
じレイアウトの半導体チップ１ｃが用いられる。
体チップの分割各前のウェーハ面上の平面図である。こ
の実施形態は、図に示すように、片側側面が凸凹の歯状
構造の側面メタライズ部２ｃを有する半導体チップ１ｃ
である。この場合も、半導体チップ１ｃの、凹凸部同士
を互に対向させて、組み合わせて配置してウェーハ面上
にレイアウト出来る構造を有する。この場合、凸凹の歯
状構造が対向した半導体チップ１ｃはこの凸凹の歯状構
造側と直交する側面がずれて、図のように一致していな
いが、半導体チップ１ｃの配置は対称になっており、同
じレイアウトの半導体チップ１ｃが用いられる。
【００２６】
【発明の効果】以上説明したように本発明によれば、従
来例の接地構造では、接地メタル部が１５０ｐＨ程度の
接地インダクタンスと、側面メタライズ部のインダクタ
ンス量３０ｐＨと併せて合計１８０ｐＨの接地インダク
タンスであったが、本発明により、トランジスタ接地電
極のごく近傍に側面メタライズを配置することにより、
４０ｐＨが付加され合計７０ｐＨ程度に下げることが可
能となる。これにより、高周波増幅時の利得が、従来と
比較して、例えば５ＧＨｚにて０．５ｄＢ向上し、３％
の付加効率を向上することができるという効果がある。
来例の接地構造では、接地メタル部が１５０ｐＨ程度の
接地インダクタンスと、側面メタライズ部のインダクタ
ンス量３０ｐＨと併せて合計１８０ｐＨの接地インダク
タンスであったが、本発明により、トランジスタ接地電
極のごく近傍に側面メタライズを配置することにより、
４０ｐＨが付加され合計７０ｐＨ程度に下げることが可
能となる。これにより、高周波増幅時の利得が、従来と
比較して、例えば５ＧＨｚにて０．５ｄＢ向上し、３％
の付加効率を向上することができるという効果がある。
【００２７】また、従来例に示される接地メタル部を介
することなく接地が可能となり、接地メタル部の部分面
積を縮小することが出来、かつ幾何学的にウェーハ面上
にて点対称に面積効率良くレイアウトが可能となり、半
導体チップの収率が５％程度向上し、チップコストを５
％程度低下させることができるという効果もある。
することなく接地が可能となり、接地メタル部の部分面
積を縮小することが出来、かつ幾何学的にウェーハ面上
にて点対称に面積効率良くレイアウトが可能となり、半
導体チップの収率が５％程度向上し、チップコストを５
％程度低下させることができるという効果もある。
【図１】（ａ）（ｂ）は本発明の第１の実施形態の半導
体チップの構成を示す平面図および側断面図。
体チップの構成を示す平面図および側断面図。
【図２】図１の半導体チップを組立てた半導体装置の断
面図。
面図。
【図３】（ａ）（ｂ）は図１の半導体チップおよび本発
明の第２の実施形態の半導体チップの製造時のレイアウ
ト図。
明の第２の実施形態の半導体チップの製造時のレイアウ
ト図。
【図４】（ａ）（ｂ）は本発明の第３および第４の実施
形態の半導体チップの製造時のレイアウト図。
形態の半導体チップの製造時のレイアウト図。
【図５】（ａ）（ｂ）（ｃ）は従来例の半導体チップの
構成を示す平面図、側面図および側断面図。
構成を示す平面図、側面図および側断面図。
【図６】図５の半導体チップを組立てた半導体装置の断
面図。
面図。
【図７】図５の半導体チップの製造時のレイアウト図。
【図８】（ａ）（ｂ）（ｃ）は第２の従来例の半導体チ
ップの構成を示す平面図、側面図および側断面図。
ップの構成を示す平面図、側面図および側断面図。
【図９】図８の半導体チップを組立てた半導体装置の断
面図。
面図。
【図１０】（ａ）（ｂ）（ｃ）は第３の従来例の半導体
チップの構成を示す平面図、側面図および側断面図。
チップの構成を示す平面図、側面図および側断面図。
１，１ａ〜１ｆ 半導体チップ ２，２ａ〜２ｆ 側面メタライズ部 ３，３ａ ソルダー材 ４，４ａ パッケージ底面金属部 ５ 回路部分 ６ バイアルーホール ７ バイアルーホール受けパッド ８ 空洞 ９ 接地メタル部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/40 H01L 21/822 H01L 23/36 H01L 27/04
Claims (6)
- 【請求項１】 メッキ状ヒートシンク（ＰＨＳ）構造を
有する高周波増幅用の半導体装置において、半導体チッ
プの外形を、ウェーハ面上で一部を凹部に形成し、この
チップ側面に側面メタライズ部を設け、その凹部のある
側面メタライズ部から前記半導体チップ内のトランジス
タを接地することにより、前記トランジスタを接地点の
ごく近傍にて接地出来るようにしたことを特徴とする半
導体装置。 - 【請求項２】 半導体チップに凹部を形成した形状が、
Ｌ字形であり、このＬ字形のチップの凹部を互に対向し
て配置することにより、前記半導体チップのレイアウト
が点対称に配置された請求項１記載の半導体装置。 - 【請求項３】 半導体チップの両側に凹部を形成した形
状が、Ｔ字形であり、このＴ字形のチップの凹部を互に
対向して配置することにより、前記半導体チップのレイ
アウトが点対称に配置された請求項１記載の半導体装
置。 - 【請求項４】 半導体チップの一側面に凹凸部を形成し
た形状が、歯形状構造であり、この歯形状構造の半導体
チップの凹凸部を互に対向して配置することにより、前
記半導体チップのレイアウトが密に配置された請求項１
記載の半導体装置。 - 【請求項５】 半導体表面処理工程の後に半導体ウェー
ハ裏面を研磨し、その後前記半導体ウェーハの裏面を選
択的にエッチングを施すことによりウェーハ面上に凹凸
形状をもつ半導体チップを作製し、前記半導体チップの
基板部を削り、その後ウェーハ引き伸ばし工程により前
記半導体チップの分割を行う半導体装置の製造方法にお
いて、前記半導体チップ分割前のウェーハ面上において
は、前記凹凸形状の半導体チップがその凹凸形状を互に
対向して配置することにより、複数個の半導体チップを
組み合わせてレイアウトされることを特徴とする半導体
装置の製造方法。 - 【請求項６】 ウェーハ面上のレイアウトで凹凸形状を
もつ半導体チップが、Ｌ字形状、Ｔ字形状または歯形状
構造に形成される請求項５記載の半導体装置の製造方
法。
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| JP2001244284A JP2001244284A (ja) | 2001-09-07 |
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