JPH104100A - 電子部品 - Google Patents
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- JPH104100A JPH104100A JP15570996A JP15570996A JPH104100A JP H104100 A JPH104100 A JP H104100A JP 15570996 A JP15570996 A JP 15570996A JP 15570996 A JP15570996 A JP 15570996A JP H104100 A JPH104100 A JP H104100A
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Abstract
(57)【要約】
【課題】 例えば縦型バイポーラトランジスタのコレク
タ電流ＩC定格等を大きくするとエミッタ面積も大きく
なってチップサイズの大型化を招いたり、半導体ウエハ
からのチップの収率低下を生じるが、本願発明の課題
は、上記の問題点に鑑み、チップサイズの大型化を招い
たりコストアップを招来せずに、部品性能や定格の向上
に適した構造の電子部品を提供することである。 【解決手段】本発明にかかる電子部品は、基板に予め凹
部を複数形成することによって、例えば縦型バイポーラ
トランジスタのエミッタ領域やダイオードのＰＮ接合領
域等の素子領域を凹凸の繰り返しや波形状とする特徴を
有し、素子領域を平坦形成した場合と比較して、平面視
形状は同様であっても素子領域の表面面積や全長を大幅
に拡張することができ、チップサイズの大型化を招くこ
となく部品性能や定格の向上を図ることができる。
タ電流ＩC定格等を大きくするとエミッタ面積も大きく
なってチップサイズの大型化を招いたり、半導体ウエハ
からのチップの収率低下を生じるが、本願発明の課題
は、上記の問題点に鑑み、チップサイズの大型化を招い
たりコストアップを招来せずに、部品性能や定格の向上
に適した構造の電子部品を提供することである。 【解決手段】本発明にかかる電子部品は、基板に予め凹
部を複数形成することによって、例えば縦型バイポーラ
トランジスタのエミッタ領域やダイオードのＰＮ接合領
域等の素子領域を凹凸の繰り返しや波形状とする特徴を
有し、素子領域を平坦形成した場合と比較して、平面視
形状は同様であっても素子領域の表面面積や全長を大幅
に拡張することができ、チップサイズの大型化を招くこ
となく部品性能や定格の向上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ、ダ
イオード等の電子部品に関し、殊に部品サイズの小型化
技術に関する。
イオード等の電子部品に関し、殊に部品サイズの小型化
技術に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタの構造を
図１１に示す。これは一般的なＮＰＮ型トランジスタで
あり、周知のように基板５６上のエピタキシャル層のコ
レクタ５０内にベース５１及びエミッタ５２が形成さ
れ、さらに絶縁層５４によりベース電極５３及びエミッ
タ電極５７が分離形成され、その裏面側にはコレクタ電
極５５が設けられている。
図１１に示す。これは一般的なＮＰＮ型トランジスタで
あり、周知のように基板５６上のエピタキシャル層のコ
レクタ５０内にベース５１及びエミッタ５２が形成さ
れ、さらに絶縁層５４によりベース電極５３及びエミッ
タ電極５７が分離形成され、その裏面側にはコレクタ電
極５５が設けられている。
【０００３】
【発明が解決しようとする課題】図１１のようなバイポ
ーラトランジスタの定格は一般にコレクタ・エミッタ間
電圧ＶCEOやコレクタ電流ＩC等で表されている。しか
し、これらの定格のうち、例えばコレクタ電流ＩCを大
きくする場合、ＩCはエミッタ面積との相関性が強いた
めに、ＩC定格を大きくするだけエミッタ面積も大きく
なり、チップサイズの大型化を招くことにより半導体ウ
エハからのチップの収率低下を生じてコストアップにな
るという問題があった。
ーラトランジスタの定格は一般にコレクタ・エミッタ間
電圧ＶCEOやコレクタ電流ＩC等で表されている。しか
し、これらの定格のうち、例えばコレクタ電流ＩCを大
きくする場合、ＩCはエミッタ面積との相関性が強いた
めに、ＩC定格を大きくするだけエミッタ面積も大きく
なり、チップサイズの大型化を招くことにより半導体ウ
エハからのチップの収率低下を生じてコストアップにな
るという問題があった。
【０００４】殊に、最近の電子部品における小型化志向
は益々強くなっており、上記のトランジスタをはじめ、
ダイオードや抵抗器等のチップ部品についてもチップサ
イズの制約に抗して性能や定格の向上が要求されてい
る。本発明にかかる課題は、上記従来の問題点に鑑み、
チップサイズの大型化を招いたりコストアップを招来せ
ずに、部品性能や定格の向上に適した構造の電子部品を
提供することである。
は益々強くなっており、上記のトランジスタをはじめ、
ダイオードや抵抗器等のチップ部品についてもチップサ
イズの制約に抗して性能や定格の向上が要求されてい
る。本発明にかかる課題は、上記従来の問題点に鑑み、
チップサイズの大型化を招いたりコストアップを招来せ
ずに、部品性能や定格の向上に適した構造の電子部品を
提供することである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１にかかる発明の電子部品は、基体の表面に
形成された複数の凹部と、各凹部の内面に沿って波状に
連続する素子領域とを備えたことを特徴とする。また、
請求項２の発明にかかるトランジスタは、前記基体に含
まれるコレクタ領域と、前記コレクタ領域に設けたベー
ス領域とを備え、前記ベース領域に前記複数の凹部を設
けるとともに、各凹部の内面に沿って連続するエミッタ
領域を形成し、前記ベース領域内において前記エミッタ
領域を波形に連続する形状にしたことを特徴とする。
に、請求項１にかかる発明の電子部品は、基体の表面に
形成された複数の凹部と、各凹部の内面に沿って波状に
連続する素子領域とを備えたことを特徴とする。また、
請求項２の発明にかかるトランジスタは、前記基体に含
まれるコレクタ領域と、前記コレクタ領域に設けたベー
ス領域とを備え、前記ベース領域に前記複数の凹部を設
けるとともに、各凹部の内面に沿って連続するエミッタ
領域を形成し、前記ベース領域内において前記エミッタ
領域を波形に連続する形状にしたことを特徴とする。
【０００６】さらに、請求項３の発明にかかるダイオー
ドは、前記基体に含まれる一方の導電型領域と、前記一
方の導電型領域に設けた前記複数の凹部とを備え、各凹
部の内面に沿って連続する前記一方の導電型領域と異な
る他方の導電型領域を形成し、両領域間の接合領域を波
形に連続するようにしたことを特徴とする。本発明にお
ける上記基体は、例えばシリコン半導体を用いるときは
シリコンウエハが、またエピタキシャル成長層を備えた
基板等が用いられる。
ドは、前記基体に含まれる一方の導電型領域と、前記一
方の導電型領域に設けた前記複数の凹部とを備え、各凹
部の内面に沿って連続する前記一方の導電型領域と異な
る他方の導電型領域を形成し、両領域間の接合領域を波
形に連続するようにしたことを特徴とする。本発明にお
ける上記基体は、例えばシリコン半導体を用いるときは
シリコンウエハが、またエピタキシャル成長層を備えた
基板等が用いられる。
【０００７】
【発明の効果】本発明によれば、例えば請求項２または
請求項３の発明に示されるように、エミッタ領域やＰＮ
接合領域等の素子領域は凹凸の繰り返しや波形状である
ので、素子領域を平坦形成した場合と比較して、平面視
は同様であっても素子領域の表面面積や全長を大幅に拡
張することができ、チップサイズの大型化を招くことな
く部品性能や定格の向上を図ることができる。
請求項３の発明に示されるように、エミッタ領域やＰＮ
接合領域等の素子領域は凹凸の繰り返しや波形状である
ので、素子領域を平坦形成した場合と比較して、平面視
は同様であっても素子領域の表面面積や全長を大幅に拡
張することができ、チップサイズの大型化を招くことな
く部品性能や定格の向上を図ることができる。
【０００８】
【発明の実施の形態】本発明はトランジスタ、ダイオー
ド、抵抗器等の個別電子部品に適用できるとともに、そ
れらの複合素子を含む、例えば抵抗内蔵型トランジスタ
（本出願人は既に実開昭５９ー２１５９号等で出願して
いる。）等の複合電子部品あるいは集積回路装置に適用
することができる。
ド、抵抗器等の個別電子部品に適用できるとともに、そ
れらの複合素子を含む、例えば抵抗内蔵型トランジスタ
（本出願人は既に実開昭５９ー２１５９号等で出願して
いる。）等の複合電子部品あるいは集積回路装置に適用
することができる。
【０００９】以下、本発明を実施した例を図面によって
説明する。図１は本発明の一実施例である縦型バイポー
ラトランジスタを示し、さらに図２はその製造プロセス
の一部を示す。本実施例のトランジスタは、Ｎ+型基板
１表面に形成された、コレクタ領域となるＮ型のエピタ
キシャル層２内に含まれるベース領域３、及びそのベー
ス領域３内の素子領域としてのエミッタ領域４を有して
いる。エピタキシャル層２の表面には複数の溝５が互い
に並行して凹設されている。Ｐ型のベース領域３及びＮ
型のエミッタ領域４はこれらの溝５の凹状形状に沿うよ
うに形成されており、それら領域相互間のＰＮ接合面が
断面視波形に形成されている。エミッタ電極６は複数の
溝５を埋めるようにエミッタ領域４全体を覆っている。
また、ベース電極７はエミッタ電極６の外周においてベ
ース領域３の露出部分と導通している。アルミニウムの
エミッタ電極６及びベース電極７は絶縁層８を介して分
離形成されている。さらに、金等のコレクタ電極９は基
板１の裏面側に設けられている。
説明する。図１は本発明の一実施例である縦型バイポー
ラトランジスタを示し、さらに図２はその製造プロセス
の一部を示す。本実施例のトランジスタは、Ｎ+型基板
１表面に形成された、コレクタ領域となるＮ型のエピタ
キシャル層２内に含まれるベース領域３、及びそのベー
ス領域３内の素子領域としてのエミッタ領域４を有して
いる。エピタキシャル層２の表面には複数の溝５が互い
に並行して凹設されている。Ｐ型のベース領域３及びＮ
型のエミッタ領域４はこれらの溝５の凹状形状に沿うよ
うに形成されており、それら領域相互間のＰＮ接合面が
断面視波形に形成されている。エミッタ電極６は複数の
溝５を埋めるようにエミッタ領域４全体を覆っている。
また、ベース電極７はエミッタ電極６の外周においてベ
ース領域３の露出部分と導通している。アルミニウムの
エミッタ電極６及びベース電極７は絶縁層８を介して分
離形成されている。さらに、金等のコレクタ電極９は基
板１の裏面側に設けられている。
【００１０】図３に示すように、ベースの深さＸjBが５
μｍの場合、ベース・コレクタ間のＰＮ接合どうしが接
しない距離ｄを得るために、溝５の深さ、幅をそれぞれ
５μｍ、７μｍとし、また溝５の隣接間隔Ｄを１５μｍ
とすると、上記構成のトランジスタでは溝無し場合と比
べてエミッタ領域４の平面上の幅は約３０％低減され
る。さらに具体的に、このトランジスタと溝無しとを比
較した図４（Ａ）〜（Ｃ）に示すように、後者のエミッ
タＥの幅が３００μｍとすると、上記図３のトランジス
タの場合、約２１１．５μｍになり、従来の同じ定格の
デバイスと比して、チップの平面積としては約５０％
（0.7X0.7）に大きく減少し、即ちチップの収率は約２
倍に向上する。なお、図４においては、エミッタ、ベー
ス、コレクタをそれぞれＥ、Ｂ、Ｃと表している。
μｍの場合、ベース・コレクタ間のＰＮ接合どうしが接
しない距離ｄを得るために、溝５の深さ、幅をそれぞれ
５μｍ、７μｍとし、また溝５の隣接間隔Ｄを１５μｍ
とすると、上記構成のトランジスタでは溝無し場合と比
べてエミッタ領域４の平面上の幅は約３０％低減され
る。さらに具体的に、このトランジスタと溝無しとを比
較した図４（Ａ）〜（Ｃ）に示すように、後者のエミッ
タＥの幅が３００μｍとすると、上記図３のトランジス
タの場合、約２１１．５μｍになり、従来の同じ定格の
デバイスと比して、チップの平面積としては約５０％
（0.7X0.7）に大きく減少し、即ちチップの収率は約２
倍に向上する。なお、図４においては、エミッタ、ベー
ス、コレクタをそれぞれＥ、Ｂ、Ｃと表している。
【００１１】上記実施例のトランジスタにおいては、通
常より十分に小さいチップサイズで同様のＩc定格を得
ることができる。換言すると、チップサイズを変更せず
に従来よりかなり高いＩc定格のものを得ることができ
る。なお、複数の溝５の平面形状は、設定すべきＩc定
格に応じたエミッタ面積に対して任意に設ければよく、
例えば碁盤目形（図９（Ａ）の９１参照）、大小繰り返
しの矩形（図９（Ｂ）の９２参照）、編み目（図９
（Ｃ）の９３参照）、碁盤と同心円との組み合わせ（図
９（Ｄ）の９４参照）を用いることができる。さらに、
図９（Ａ）の変形として、図９（Ｅ）に示すように、外
部電極との接続ワイヤー設置部９６または９７を基板の
平坦状態のままで使用するときは、その部分を回避した
溝パターン９５を形成すればよい。
常より十分に小さいチップサイズで同様のＩc定格を得
ることができる。換言すると、チップサイズを変更せず
に従来よりかなり高いＩc定格のものを得ることができ
る。なお、複数の溝５の平面形状は、設定すべきＩc定
格に応じたエミッタ面積に対して任意に設ければよく、
例えば碁盤目形（図９（Ａ）の９１参照）、大小繰り返
しの矩形（図９（Ｂ）の９２参照）、編み目（図９
（Ｃ）の９３参照）、碁盤と同心円との組み合わせ（図
９（Ｄ）の９４参照）を用いることができる。さらに、
図９（Ａ）の変形として、図９（Ｅ）に示すように、外
部電極との接続ワイヤー設置部９６または９７を基板の
平坦状態のままで使用するときは、その部分を回避した
溝パターン９５を形成すればよい。
【００１２】次に、上記トランジスタの製造工程の概略
を図２によって説明する。まず、約３００〜６００μｍ
のシリコン基板１の表面に、厚さ数μｍ〜数十μｍのエ
ピタキシャル層２を形成する（図２（Ａ）参照）。次い
で、ドライエッチングによる、いわゆるトレンチ形成技
術でもって、エピタキシャル層２の表層に溝５を複数穿
設し（図２（Ｂ）参照）、その後エピタキシャル層２の
凹凸状態の表面に対してＣＶＤあるいは熱酸化等によっ
て酸化膜（ＳiＯ2）１０を形成する。そして、べース領
域形成のために、その部分に対応した酸化膜１０をエッ
チング技術により除去した後、Ｐ型のベース領域３を熱
拡散によって形成する。このベース領域の形成後、再度
酸化膜１１を形成してベース領域３の表層を覆う（図２
（Ｃ））。さらに、前のべース領域形成工程と同様に、
エミッタ領域形成のために、その部分に対応した酸化膜
１１をエッチング除去した後、Ｎ型のエミッタ領域４を
熱拡散によって形成し、その後も酸化膜１２、つまり絶
縁膜８を形成する（図２（Ｄ））。以上の工程により図
１の溝付きエミッタ領域をもつトランジスタを製造でき
る。以降の工程（図示せず）においては、酸化膜１２を
ベース／エミッタ領域の所定箇所にて開口し、オーミッ
クコンタクト用の孔を設ける。そして、アルミニウム層
を蒸着あるいはスパッタリングによって各領域とオーミ
ックコンタクトさせ、適宜エッチングによってエミッタ
／ベース電極６、７を形成する。基板１の裏面側も金等
の蒸着によってコレクタ電極９を形成する（図２
（Ｅ））。
を図２によって説明する。まず、約３００〜６００μｍ
のシリコン基板１の表面に、厚さ数μｍ〜数十μｍのエ
ピタキシャル層２を形成する（図２（Ａ）参照）。次い
で、ドライエッチングによる、いわゆるトレンチ形成技
術でもって、エピタキシャル層２の表層に溝５を複数穿
設し（図２（Ｂ）参照）、その後エピタキシャル層２の
凹凸状態の表面に対してＣＶＤあるいは熱酸化等によっ
て酸化膜（ＳiＯ2）１０を形成する。そして、べース領
域形成のために、その部分に対応した酸化膜１０をエッ
チング技術により除去した後、Ｐ型のベース領域３を熱
拡散によって形成する。このベース領域の形成後、再度
酸化膜１１を形成してベース領域３の表層を覆う（図２
（Ｃ））。さらに、前のべース領域形成工程と同様に、
エミッタ領域形成のために、その部分に対応した酸化膜
１１をエッチング除去した後、Ｎ型のエミッタ領域４を
熱拡散によって形成し、その後も酸化膜１２、つまり絶
縁膜８を形成する（図２（Ｄ））。以上の工程により図
１の溝付きエミッタ領域をもつトランジスタを製造でき
る。以降の工程（図示せず）においては、酸化膜１２を
ベース／エミッタ領域の所定箇所にて開口し、オーミッ
クコンタクト用の孔を設ける。そして、アルミニウム層
を蒸着あるいはスパッタリングによって各領域とオーミ
ックコンタクトさせ、適宜エッチングによってエミッタ
／ベース電極６、７を形成する。基板１の裏面側も金等
の蒸着によってコレクタ電極９を形成する（図２
（Ｅ））。
【００１３】このように、本実施例のトランジスタは、
従来の工程に溝５の形成工程を付加するだけでよく、製
造プロセスコストの大幅な上昇をもたらすことなく、上
述のようなチップの縮小あるいは素子性能の改良を行う
ことができる。なお、図１及び図２の実施例では、エピ
タキシャル層２の表層に溝５を複数穿設する場合であ
り、エピタキシャル層２を介して、ＰＮ接合面の各位置
において基板１までの距離が不均等になるが、これを避
けたい場合には図５及び図６に示すように、エピタキシ
ャル層を形成する前に、基板１に対して凹部（溝１３）
をエッチングによって形成しておけばよい。即ち、ま
ず、図５（Ａ）に示すように、溝１３が形成された基板
１に対して、エピタキシャル成長技術によって、コレク
タ領域を形成するエピタキシャル層１４を形成すると、
複数の溝１３に沿った膜厚一定のエピタキシャル層１４
が得られる（図５（Ｂ）参照）。そして、その後上記図
２の工程を施すことによって図６に示すようなトランジ
スタを得ることができる。図１のトランジスタと同様
に、溝１３に沿った波形にベース領域１５及びエミッタ
領域１６が形成されるとともに、図５（Ｂ）の工程で形
成されたエピタキシャル層１４もそれらの領域に沿った
波形をしている。図６の１７は絶縁層を示す。このよう
に、溝１３をエピタキシャル層を形成する前に凹設して
おくと、その後のエピタキシャル層１４も均一な厚さの
波形に形成でき、ＰＮ接合から基板１までの距離がベー
ス領域１５全域にわたり均等になるため、特性の良好な
デバイスを得ることができる。
従来の工程に溝５の形成工程を付加するだけでよく、製
造プロセスコストの大幅な上昇をもたらすことなく、上
述のようなチップの縮小あるいは素子性能の改良を行う
ことができる。なお、図１及び図２の実施例では、エピ
タキシャル層２の表層に溝５を複数穿設する場合であ
り、エピタキシャル層２を介して、ＰＮ接合面の各位置
において基板１までの距離が不均等になるが、これを避
けたい場合には図５及び図６に示すように、エピタキシ
ャル層を形成する前に、基板１に対して凹部（溝１３）
をエッチングによって形成しておけばよい。即ち、ま
ず、図５（Ａ）に示すように、溝１３が形成された基板
１に対して、エピタキシャル成長技術によって、コレク
タ領域を形成するエピタキシャル層１４を形成すると、
複数の溝１３に沿った膜厚一定のエピタキシャル層１４
が得られる（図５（Ｂ）参照）。そして、その後上記図
２の工程を施すことによって図６に示すようなトランジ
スタを得ることができる。図１のトランジスタと同様
に、溝１３に沿った波形にベース領域１５及びエミッタ
領域１６が形成されるとともに、図５（Ｂ）の工程で形
成されたエピタキシャル層１４もそれらの領域に沿った
波形をしている。図６の１７は絶縁層を示す。このよう
に、溝１３をエピタキシャル層を形成する前に凹設して
おくと、その後のエピタキシャル層１４も均一な厚さの
波形に形成でき、ＰＮ接合から基板１までの距離がベー
ス領域１５全域にわたり均等になるため、特性の良好な
デバイスを得ることができる。
【００１４】次に、本願発明をダイオードに適用した場
合を図７に示す。このダイオードは、Ｎ+型基板７１表
面に形成されたＮ型のエピタキシャル層７２の表層に複
数の溝７０が凹設されている。そして、エピタキシャル
層７２内には各溝７０に沿ってＰ型領域７３が形成され
ることによって波形状のＰＮ接合面が設けられている。
そのＰＮ接合面のＰ型側及びＮ型側のそれぞれにはアノ
ード電極７４、カソード電極７６が設けられている。７
５はＰＮ接合外周に設けたアノード電極７４側の絶縁層
である。このように、複数の溝７０とともに波型のＰＮ
接合素子領域を形成することによって、チップサイズを
大きくすることなく、順方向電流特性の良好なダイオー
ドを得ることができる。
合を図７に示す。このダイオードは、Ｎ+型基板７１表
面に形成されたＮ型のエピタキシャル層７２の表層に複
数の溝７０が凹設されている。そして、エピタキシャル
層７２内には各溝７０に沿ってＰ型領域７３が形成され
ることによって波形状のＰＮ接合面が設けられている。
そのＰＮ接合面のＰ型側及びＮ型側のそれぞれにはアノ
ード電極７４、カソード電極７６が設けられている。７
５はＰＮ接合外周に設けたアノード電極７４側の絶縁層
である。このように、複数の溝７０とともに波型のＰＮ
接合素子領域を形成することによって、チップサイズを
大きくすることなく、順方向電流特性の良好なダイオー
ドを得ることができる。
【００１５】さらに、本願発明を薄膜抵抗素子に適用し
た場合を図８に示す。同図において、シリコン基板８１
に予め複数の溝８０が形成され、ついで酸化膜（Ｓi
Ｏ2）あるいは窒化膜（ＳiＮ）によって薄膜抵抗形成用
の下地層８２が各溝８０に沿って形成され、さらに、そ
の後ポリシリコン層によってその酸化膜表面に薄膜抵抗
素子部８３が形成されている。８４は薄膜抵抗素子部８
３の両端に設けられた端子電極である。この場合、溝の
ない平坦面に抵抗素子部を形成したときと平面視形状は
同じであるが、複数の溝８０に沿って波形の抵抗素子部
８３を形成しているため、素子部の長さは溝なし平坦形
状よりかなり長くなり、小型部品でより大きな抵抗値を
備えた薄膜抵抗素子を得ることができる。
た場合を図８に示す。同図において、シリコン基板８１
に予め複数の溝８０が形成され、ついで酸化膜（Ｓi
Ｏ2）あるいは窒化膜（ＳiＮ）によって薄膜抵抗形成用
の下地層８２が各溝８０に沿って形成され、さらに、そ
の後ポリシリコン層によってその酸化膜表面に薄膜抵抗
素子部８３が形成されている。８４は薄膜抵抗素子部８
３の両端に設けられた端子電極である。この場合、溝の
ない平坦面に抵抗素子部を形成したときと平面視形状は
同じであるが、複数の溝８０に沿って波形の抵抗素子部
８３を形成しているため、素子部の長さは溝なし平坦形
状よりかなり長くなり、小型部品でより大きな抵抗値を
備えた薄膜抵抗素子を得ることができる。
【００１６】なお、上記の薄膜抵抗素子はポリシリコン
層を用いた場合であるが、拡散抵抗を用いた例を図１０
に示す。この抵抗素子は、基板１８１に予め凹設した複
数の溝１８０に対し、熱拡散技術を用いて、それらの溝
内面に沿って連続する波形の拡散抵抗領域１８３を形成
し、その両端部に絶縁層１８２を介して一対の電極１８
４を設けることにより得られる。
層を用いた場合であるが、拡散抵抗を用いた例を図１０
に示す。この抵抗素子は、基板１８１に予め凹設した複
数の溝１８０に対し、熱拡散技術を用いて、それらの溝
内面に沿って連続する波形の拡散抵抗領域１８３を形成
し、その両端部に絶縁層１８２を介して一対の電極１８
４を設けることにより得られる。
【図１】図１は本発明の実施例である縦型バイポーラト
ランジスタの概略構成を示す断面図である。
ランジスタの概略構成を示す断面図である。
【図２】図２（Ａ）〜（Ｄ）は図１の縦型バイポーラト
ランジスタの製造工程の概要を示す部分断面図である。
ランジスタの製造工程の概要を示す部分断面図である。
【図３】図３は図１の素子領域の要部を示す断面図であ
る。
る。
【図４】図４（Ａ）〜（Ｃ）は図１の素子サイズの縮小
化を説明するため模式説明図である。
化を説明するため模式説明図である。
【図５】図５（Ａ）及び図５（Ｂ）は本発明の実施例で
あるバイポーラトランジスタの製造工程を示す部分断面
図である。
あるバイポーラトランジスタの製造工程を示す部分断面
図である。
【図６】図６は図５のバイポーラトランジスタの要部を
示す断面図である。
示す断面図である。
【図７】図７は本発明の実施例であるダイオードを示す
断面図である。
断面図である。
【図８】図８は本発明の実施例である薄膜抵抗素子を示
す断面図である。
す断面図である。
【図９】図９（Ａ）〜（Ｄ）は図１の実施例における溝
の平面形状例をそれぞれ示す平面図である。
の平面形状例をそれぞれ示す平面図である。
【図１０】図１０は図８の変形実施例である薄膜抵抗素
子を示す断面図である。
子を示す断面図である。
【図１１】図１１は従来の縦型バイポーラトランジスタ
を示す断面図である。
を示す断面図である。
１ 基板 ２ エピタキシャル層 ３ コレクタ層 ４ エミッタ層 ５ 溝 ６ エミッタ電極 ７ ベース電極 ８ 絶縁層 ９ コレクタ電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年８月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】図２（Ａ）〜（Ｅ）は図１の縦型バイポーラト
ランジスタの製造工程の概要を示す部分断面図である。
ランジスタの製造工程の概要を示す部分断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】図９（Ａ）〜（Ｅ）は図１の実施例における溝
の平面形状例をそれぞれ示す平面図である。
の平面形状例をそれぞれ示す平面図である。
【手続補正書】
【提出日】平成８年９月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】図２（Ａ）〜（Ｅ）は図１の縦型バイポーラト
ランジスタの製造工程の概要を示す部分断面図である。
ランジスタの製造工程の概要を示す部分断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】図９（Ａ）〜（Ｅ）は図１の実施例における溝
の平面形状例をそれぞれ示す平面図である。
の平面形状例をそれぞれ示す平面図である。
Claims (3)
- 【請求項１】 基体の表面に形成された複数の凹部と、
各凹部の内面に沿って波状に連続する素子領域とを備え
た電子部品。 - 【請求項２】 前記基体に含まれるコレクタ領域と、前
記コレクタ領域に設けたベース領域とを備え、前記ベー
ス領域に前記複数の凹部を設けるとともに、各凹部の内
面に沿って連続するエミッタ領域を形成し、前記ベース
領域内において前記エミッタ領域を波形に連続する形状
にしたことを特徴とする請求項１記載のトランジスタ。 - 【請求項３】 前記基体に含まれる一方の導電型領域
と、前記一方の導電型領域に設けた前記複数の凹部とを
備え、各凹部の内面に沿って連続する前記一方の導電型
領域と異なる他方の導電型領域を形成し、両領域間の接
合領域を波形に連続するようにしたことを特徴とする請
求項１記載のダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15570996A JPH104100A (ja) | 1996-06-17 | 1996-06-17 | 電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15570996A JPH104100A (ja) | 1996-06-17 | 1996-06-17 | 電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104100A true JPH104100A (ja) | 1998-01-06 |
Family
ID=15611801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15570996A Pending JPH104100A (ja) | 1996-06-17 | 1996-06-17 | 電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509850A (ja) * | 1999-09-08 | 2003-03-11 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体構成素子およびその製造方法 |
| JP2018061069A (ja) * | 2011-12-28 | 2018-04-12 | ローム株式会社 | チップ抵抗器 |
| US10410772B2 (en) | 2011-12-28 | 2019-09-10 | Rohm Co., Ltd. | Chip resistor |
-
1996
- 1996-06-17 JP JP15570996A patent/JPH104100A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509850A (ja) * | 1999-09-08 | 2003-03-11 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体構成素子およびその製造方法 |
| JP2018061069A (ja) * | 2011-12-28 | 2018-04-12 | ローム株式会社 | チップ抵抗器 |
| US10410772B2 (en) | 2011-12-28 | 2019-09-10 | Rohm Co., Ltd. | Chip resistor |
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