JPS59214250A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59214250A JPS59214250A JP8857283A JP8857283A JPS59214250A JP S59214250 A JPS59214250 A JP S59214250A JP 8857283 A JP8857283 A JP 8857283A JP 8857283 A JP8857283 A JP 8857283A JP S59214250 A JPS59214250 A JP S59214250A
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- 239000010410 layer Substances 0.000 claims description 26
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- 238000009792 diffusion process Methods 0.000 abstract description 21
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- 230000015556 catabolic process Effects 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に拡散層による高抵抗素
子を備えた半導体装置に係る。
子を備えた半導体装置に係る。
〔発明の技術的背景およびその問題点〕従来、特にバイ
ポーラ型のリニアＩＣ等では、不純物拡散層による高抵
抗素子が用いられている。第１図（Ａ）はその−例を示
す・ぐターン平面図であシ、第１図（Ｂ）は同図（５）
のＢ−Ｂ線に沿う断面図である。これらの図において、
Ｉはｐ型シリコン基板である。該ｐ型シリコン基板１上
にはｎ型エピタキシャルシリコン層が成長されておシ、
このエピタキシャル層の表面から前記ｐ型基板１に達し
て形成されたｐ型アイソレーション拡散層２によって、
多数のｎ型素子領域３・・・が分離されている。これら
夫々のｎ型素子領域３にはｎｐｎ ）ランリスタや抵抗
等の素子が形成されるが、図では抵抗用の素子領域のみ
を示している。該ｎ型素子領域３には抵抗素子としてｐ
型の不純物拡散層４が屈曲して形成されている。そして
、エピタキシャル層の表面はシリコン酸化膜５で被覆さ
れ、該シリコン酸化膜５上にはコンタクトホール６１＋
Ｉ５２を介して前記拡散抵抗素子４の両端に接続したア
ルミニウム電極７１ ＋７２が夫々形成されている。
ポーラ型のリニアＩＣ等では、不純物拡散層による高抵
抗素子が用いられている。第１図（Ａ）はその−例を示
す・ぐターン平面図であシ、第１図（Ｂ）は同図（５）
のＢ−Ｂ線に沿う断面図である。これらの図において、
Ｉはｐ型シリコン基板である。該ｐ型シリコン基板１上
にはｎ型エピタキシャルシリコン層が成長されておシ、
このエピタキシャル層の表面から前記ｐ型基板１に達し
て形成されたｐ型アイソレーション拡散層２によって、
多数のｎ型素子領域３・・・が分離されている。これら
夫々のｎ型素子領域３にはｎｐｎ ）ランリスタや抵抗
等の素子が形成されるが、図では抵抗用の素子領域のみ
を示している。該ｎ型素子領域３には抵抗素子としてｐ
型の不純物拡散層４が屈曲して形成されている。そして
、エピタキシャル層の表面はシリコン酸化膜５で被覆さ
れ、該シリコン酸化膜５上にはコンタクトホール６１＋
Ｉ５２を介して前記拡散抵抗素子４の両端に接続したア
ルミニウム電極７１ ＋７２が夫々形成されている。
上記第１図（Ａ） （Ｂ）の場合には、拡散抵抗素子４
を図示のように屈曲させて形成したから、抵抗長が長く
なって高抵抗値が得られる。しがしながら、この場合に
は大きな素子領域を必要とするため集積度の向上を妨げ
、チップの寸法も大きくならざるを得ないという問題が
あった。
を図示のように屈曲させて形成したから、抵抗長が長く
なって高抵抗値が得られる。しがしながら、この場合に
は大きな素子領域を必要とするため集積度の向上を妨げ
、チップの寸法も大きくならざるを得ないという問題が
あった。
そこで、高集積化を可能とするために第２図（Ａ） （
Ｂ）に示すような拡散抵抗素子も用いられている。これ
は、図示のように拡散抵抗素子４の上から更にｎ型拡散
層８を形成したもので、該ｎ型拡散層８下の拡散抵抗素
子部分を薄くして高抵抗値を得るようにしたものである
。従って、抵抗素子４を長くしなくてもよいから高集積
化が可能となる。ところが、この場合にはｐ型の拡散抵
抗素子４の耐圧がｎ型拡散層８とのｐｎ接合におけるブ
レークダウン耐圧によって決定されるため、６〜９ｖの
低い耐圧しが得られないという問題があった。これは、
ｎ型拡散層８の不純物濃度を比較的高くしなければなら
ないためで、因みに第１図（４）（Ｂ）の場合の耐圧は
２０〜１００■と略中程度である。
Ｂ）に示すような拡散抵抗素子も用いられている。これ
は、図示のように拡散抵抗素子４の上から更にｎ型拡散
層８を形成したもので、該ｎ型拡散層８下の拡散抵抗素
子部分を薄くして高抵抗値を得るようにしたものである
。従って、抵抗素子４を長くしなくてもよいから高集積
化が可能となる。ところが、この場合にはｐ型の拡散抵
抗素子４の耐圧がｎ型拡散層８とのｐｎ接合におけるブ
レークダウン耐圧によって決定されるため、６〜９ｖの
低い耐圧しが得られないという問題があった。これは、
ｎ型拡散層８の不純物濃度を比較的高くしなければなら
ないためで、因みに第１図（４）（Ｂ）の場合の耐圧は
２０〜１００■と略中程度である。
第３図（Ａ） （Ｂ）は第２図（４）（Ｂ）の変形例と
でも言うべきもので、ｎ型エピタキシャル層、即チ、ｎ
型素子領域３をそのまま拡散抵抗素子として用い、その
厚さをｐ型拡散層４を形成して薄くすることによｐ高抵
抗値を得るようにしたものである。ｎ型エピタキシャル
層３の不純物濃度は比較的低いことから高抵抗値を得や
すく、第２図（Ａｔ （Ｂ）の場合に比べれば耐圧も高
いが、それでも２０〜１００Ｖと中程度の耐圧しが得ら
れない・。なお、この場合にはエビ層の不純物濃度が低
いことから、電極７１．７２とのコンタクト部分にもｎ
型拡散層４′を形成してコンタクト抵抗の低下が図られ
ている。
でも言うべきもので、ｎ型エピタキシャル層、即チ、ｎ
型素子領域３をそのまま拡散抵抗素子として用い、その
厚さをｐ型拡散層４を形成して薄くすることによｐ高抵
抗値を得るようにしたものである。ｎ型エピタキシャル
層３の不純物濃度は比較的低いことから高抵抗値を得や
すく、第２図（Ａｔ （Ｂ）の場合に比べれば耐圧も高
いが、それでも２０〜１００Ｖと中程度の耐圧しが得ら
れない・。なお、この場合にはエビ層の不純物濃度が低
いことから、電極７１．７２とのコンタクト部分にもｎ
型拡散層４′を形成してコンタクト抵抗の低下が図られ
ている。
本発明は上記事情に鑑みてなされたもので、＃！−導体
装置における拡散抵抗素子の寸法増大を伴うことなく、
該抵抗素子の高抵抗化を図ジ、かつ耐圧の向上を目的と
してなされたものである。
装置における拡散抵抗素子の寸法増大を伴うことなく、
該抵抗素子の高抵抗化を図ジ、かつ耐圧の向上を目的と
してなされたものである。
本発明による半導体装置は、第１導電型を有する半導体
層の表層に形成された第２導電型を有する拡散抵抗領域
と、該拡散抵抗領域の両端部を除く少なくとも一部表面
に形成された凹部と、前記半導体層および拡散抵抗領域
の表面を覆って形成された絶縁膜と、該絶縁膜上に形成
され、コンタクトホールを介して前記拡散抵抗領域の端
部に夫々接続された電極とを具備したことを特徴とする
ものである。
層の表層に形成された第２導電型を有する拡散抵抗領域
と、該拡散抵抗領域の両端部を除く少なくとも一部表面
に形成された凹部と、前記半導体層および拡散抵抗領域
の表面を覆って形成された絶縁膜と、該絶縁膜上に形成
され、コンタクトホールを介して前記拡散抵抗領域の端
部に夫々接続された電極とを具備したことを特徴とする
ものである。
上記本発明によれば、新たなｐｎ接合を形成することな
く拡散抵抗領域を薄くし、そのシート抵抗を高くして高
抵抗素子とすることができる。従って、高集積化の妨け
にならず、かつブレークダウン耐圧を高く維持すること
ができる。
く拡散抵抗領域を薄くし、そのシート抵抗を高くして高
抵抗素子とすることができる。従って、高集積化の妨け
にならず、かつブレークダウン耐圧を高く維持すること
ができる。
以下、第４図（５）（Ｂ）および第５１囚（Ｂ）を参照
して本発明の詳細な説明する。
して本発明の詳細な説明する。
第４図（４）は本発明の一実施例になるバイポーラ半導
体装置において、高抵抗の拡散抵抗素子部分を示すパタ
ーン平面図、第４図（）３）は同図（４）のＢ−Ｂ線に
沿う断面図である。この実施例は第２図の従来例に対応
するもので、同一部分には同一の参照番号を付しである
。即ち、１けｐ型シリコン基板、２はｐ型アイソレーシ
ョン拡散層、３はｎ型素子領域（ｎ型エピタキシャルシ
リコン層）、４はｐ型の拡散抵抗領域、５はシリコン酸
化膜、６１＋６□はコンタクトホール、７１．７２はア
ルミニウム電極である。そして、この実施例では第２図
におけるｎ型拡散層８０代シに、エツチングにより凹部
９が形成されている。該凹部９には前記シリコン酸化膜
５が埋め込まれている。
体装置において、高抵抗の拡散抵抗素子部分を示すパタ
ーン平面図、第４図（）３）は同図（４）のＢ−Ｂ線に
沿う断面図である。この実施例は第２図の従来例に対応
するもので、同一部分には同一の参照番号を付しである
。即ち、１けｐ型シリコン基板、２はｐ型アイソレーシ
ョン拡散層、３はｎ型素子領域（ｎ型エピタキシャルシ
リコン層）、４はｐ型の拡散抵抗領域、５はシリコン酸
化膜、６１＋６□はコンタクトホール、７１．７２はア
ルミニウム電極である。そして、この実施例では第２図
におけるｎ型拡散層８０代シに、エツチングにより凹部
９が形成されている。該凹部９には前記シリコン酸化膜
５が埋め込まれている。
上記実施例の構成によれば、凹部９の部分で拡散抵抗領
域４の厚さが薄く、シート抵抗が高くなっているから第
１図の従来例のように拡散抵抗領域４を長くしなくとも
高い抵抗値が得られる。しかも、凹部９にはシリコン酸
化膜５が埋め込まれているから、拡散抵抗領域４との間
にｐｎ接合は形成されない。従って、この実施例の拡散
抵抗素子におけるブレークダウン電圧はｐ型拡散Ｍ４と
ｎ型エピタキシャル層３の不純物濃度で決定され、２０
〜１００ｖと中程度の耐圧が得られる。既述のように第
２図の従来例では６〜９Ｖの低い耐圧しか得られないか
ら、これは極めて顕著な効果といえる。
域４の厚さが薄く、シート抵抗が高くなっているから第
１図の従来例のように拡散抵抗領域４を長くしなくとも
高い抵抗値が得られる。しかも、凹部９にはシリコン酸
化膜５が埋め込まれているから、拡散抵抗領域４との間
にｐｎ接合は形成されない。従って、この実施例の拡散
抵抗素子におけるブレークダウン電圧はｐ型拡散Ｍ４と
ｎ型エピタキシャル層３の不純物濃度で決定され、２０
〜１００ｖと中程度の耐圧が得られる。既述のように第
２図の従来例では６〜９Ｖの低い耐圧しか得られないか
ら、これは極めて顕著な効果といえる。
第５図（Ａ）および（Ｂ）は、夫々本発明の他の実施例
における高抵抗拡散抵抗素子部分を示すＡ？ターン平面
図と断面図である。この実施例は第３図（Ａ） （Ｂ）
の従来例に対応するもので、ｎ型素子領域（ｎ型エピタ
キシャル層）３をそのまま拡散抵抗領域として用いたも
のである。この実施例においても、第３図（Ａ）’ （
Ｂ）のｎ型拡散領域４の代シに凹部９を形成することに
よって拡散抵抗素子３の高抵抗化が図られておシ、第４
図（Ａ） （Ｂ）と同様の効果が得られる。特にこの場
合にはブレークダウン耐圧を決定するｎ型領域３とｐ型
頭域１，２の不純物濃度が第４図（４）（Ｂ）の場合よ
シも低いから、６０〜２００■と高い耐圧が得られる。
における高抵抗拡散抵抗素子部分を示すＡ？ターン平面
図と断面図である。この実施例は第３図（Ａ） （Ｂ）
の従来例に対応するもので、ｎ型素子領域（ｎ型エピタ
キシャル層）３をそのまま拡散抵抗領域として用いたも
のである。この実施例においても、第３図（Ａ）’ （
Ｂ）のｎ型拡散領域４の代シに凹部９を形成することに
よって拡散抵抗素子３の高抵抗化が図られておシ、第４
図（Ａ） （Ｂ）と同様の効果が得られる。特にこの場
合にはブレークダウン耐圧を決定するｎ型領域３とｐ型
頭域１，２の不純物濃度が第４図（４）（Ｂ）の場合よ
シも低いから、６０〜２００■と高い耐圧が得られる。
なお、本発明はバイポーラ型半導体装置だけでなく、Ｍ
Ｏ８型半導体装置における拡散抵抗素子にも同様に適用
することができる。
Ｏ８型半導体装置における拡散抵抗素子にも同様に適用
することができる。
以上記述したように、本発明によれば寸法が小さくかつ
ブレークダウン耐圧の大きい高抵抗値の拡散抵抗素子を
備えた半導体装置を提供できるものである。
ブレークダウン耐圧の大きい高抵抗値の拡散抵抗素子を
備えた半導体装置を提供できるものである。
第１図（４）（Ｂ）、第２図（Ａ） （Ｂ）、第３図（
Ａ） （Ｂ）は夫々従来の半導体装置における高抵抗の
拡散抵抗素子を示す図、第４図（４）は本発明の一実施
例における拡散抵抗素子部分を示すパターン平面図であ
り、第今図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図
、第５１囚は本発明の他の実施例における拡散抵抗素子
部分を示す・ぐターン平面図であり、第５図（Ｂ）は同
図（ＮのＢ−Ｂ線に沿う断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ型アイソレーシ
ョン拡散層、３・・・ｎ型素子領域（ｎ型エピタキシャ
ルシリコン層） 、 ４ 、４’・・・ｐ型拡散層。 ５・・・シリコン酸化膜、６．．６２・・・コンタクト
ホール＋７１＋７２・・・アルミニウム電極、９・・・
凹部。 出願人代理人 弁理士 鈴 江 武 彦第４図 第５図
Ａ） （Ｂ）は夫々従来の半導体装置における高抵抗の
拡散抵抗素子を示す図、第４図（４）は本発明の一実施
例における拡散抵抗素子部分を示すパターン平面図であ
り、第今図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図
、第５１囚は本発明の他の実施例における拡散抵抗素子
部分を示す・ぐターン平面図であり、第５図（Ｂ）は同
図（ＮのＢ−Ｂ線に沿う断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ型アイソレーシ
ョン拡散層、３・・・ｎ型素子領域（ｎ型エピタキシャ
ルシリコン層） 、 ４ 、４’・・・ｐ型拡散層。 ５・・・シリコン酸化膜、６．．６２・・・コンタクト
ホール＋７１＋７２・・・アルミニウム電極、９・・・
凹部。 出願人代理人 弁理士 鈴 江 武 彦第４図 第５図
Claims (1)
- 第１導電型を有する半導体層の表層に形成された第２導
電型を有する拡散抵抗領域と、該拡散抵抗領域の両端部
を除く少なくとも一部表面に形成された凹部と、前記半
導体層および拡散抵抗領域の表面を覆って形成された絶
縁膜と、該絶縁膜上に形成され、コンタクトホールを介
して前記拡散抵抗領域の端部に夫々接続された電極とを
具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8857283A JPS59214250A (ja) | 1983-05-20 | 1983-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8857283A JPS59214250A (ja) | 1983-05-20 | 1983-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214250A true JPS59214250A (ja) | 1984-12-04 |
Family
ID=13946573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8857283A Pending JPS59214250A (ja) | 1983-05-20 | 1983-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0880165A1 (en) * | 1997-05-20 | 1998-11-25 | STMicroelectronics S.r.l. | A method of manufacturing an integrated circuit with MOS transistors having high breakdown voltages, and with precision resistors |
| WO2006020887A1 (en) * | 2004-08-13 | 2006-02-23 | Raytheon Company | Integrated circuit resistor |
-
1983
- 1983-05-20 JP JP8857283A patent/JPS59214250A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0880165A1 (en) * | 1997-05-20 | 1998-11-25 | STMicroelectronics S.r.l. | A method of manufacturing an integrated circuit with MOS transistors having high breakdown voltages, and with precision resistors |
| WO2006020887A1 (en) * | 2004-08-13 | 2006-02-23 | Raytheon Company | Integrated circuit resistor |
| US7199016B2 (en) | 2004-08-13 | 2007-04-03 | Raytheon Company | Integrated circuit resistor |
| US7884442B2 (en) | 2004-08-13 | 2011-02-08 | Raytheon Company | Integrated circuit resistor |
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