JPS6022358A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6022358A JPS6022358A JP58130656A JP13065683A JPS6022358A JP S6022358 A JPS6022358 A JP S6022358A JP 58130656 A JP58130656 A JP 58130656A JP 13065683 A JP13065683 A JP 13065683A JP S6022358 A JPS6022358 A JP S6022358A
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- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかり、エミッタ領域の
深さの異なるトランジスタを含むバイポーラ半導体集積
回路装置に関するものである。
深さの異なるトランジスタを含むバイポーラ半導体集積
回路装置に関するものである。
従来のバイポーラ半導体集積回路装置においてトランジ
スタの電流増幅率ｈＦＩＨの異なる素子を得る場合には
ベースの深さを変える方法、回路上の工夫、エミッタの
深さを変える方法等により実現されて来た＠しかしこれ
らの方法は製造工程の増加や複雑化、チップサイズの増
大化等の欠点を有していた。本発明はこれらの欠点を解
決し製造工程のよシ簡単なチップサイズの増大を伴なわ
ないｈｔＭの異なるトランジスタを提供しようとするも
のである。
スタの電流増幅率ｈＦＩＨの異なる素子を得る場合には
ベースの深さを変える方法、回路上の工夫、エミッタの
深さを変える方法等により実現されて来た＠しかしこれ
らの方法は製造工程の増加や複雑化、チップサイズの増
大化等の欠点を有していた。本発明はこれらの欠点を解
決し製造工程のよシ簡単なチップサイズの増大を伴なわ
ないｈｔＭの異なるトランジスタを提供しようとするも
のである。
第１図は従来のバイポーラ半導体集積回路においてｈｙ
ｒ＋の異なるトランジスタを得る為にベースの深さを変
える方法を適用した例を示したものであるＯＰ型半導体
基体ＩＫＮ型半導体領域２を形成し、その上に気相成長
法によ勺Ｎ型半導体単結晶層３を形成する０その後、半
導体素子を分離するＰ型半導体領域４を形成し、さらに
トランジスタのコレクタ領域を配線電極とオーミック接
続させる為の高濃度Ｎ型半導体領域５を形成するＯその
後、ｂＦｇの小いトランジスタを形成する為、半導体表
面の酸化膜を部分的に除去し不純物拡散を行ない、深い
Ｐ型半導体領域６′を形成する。次いでｈｐｚの大きい
トランジスタを形成する為、Ｐ型半導体領域６′の形成
方法と同様にして、ただし、そ、の深さがＰ型半導体領
域６′より浅くなるようにＰ型半導体領域６を形成し、
各々のＰ型半導体領域６．６′の中にエミッタ領域とな
るＮ型半導体領域７を形成する。そして、エミッタ領域
７をそれぞれ形成して、酸化膜８上を延在する配線電極
９をそれぞれの領域に接続するＯこのように本方法の場
合ベース領域の形成に際し、ｈＦ、の異なるトランジス
タは別々にそのベース領域を形成することとな９、製造
工程が複雑となる。
ｒ＋の異なるトランジスタを得る為にベースの深さを変
える方法を適用した例を示したものであるＯＰ型半導体
基体ＩＫＮ型半導体領域２を形成し、その上に気相成長
法によ勺Ｎ型半導体単結晶層３を形成する０その後、半
導体素子を分離するＰ型半導体領域４を形成し、さらに
トランジスタのコレクタ領域を配線電極とオーミック接
続させる為の高濃度Ｎ型半導体領域５を形成するＯその
後、ｂＦｇの小いトランジスタを形成する為、半導体表
面の酸化膜を部分的に除去し不純物拡散を行ない、深い
Ｐ型半導体領域６′を形成する。次いでｈｐｚの大きい
トランジスタを形成する為、Ｐ型半導体領域６′の形成
方法と同様にして、ただし、そ、の深さがＰ型半導体領
域６′より浅くなるようにＰ型半導体領域６を形成し、
各々のＰ型半導体領域６．６′の中にエミッタ領域とな
るＮ型半導体領域７を形成する。そして、エミッタ領域
７をそれぞれ形成して、酸化膜８上を延在する配線電極
９をそれぞれの領域に接続するＯこのように本方法の場
合ベース領域の形成に際し、ｈＦ、の異なるトランジス
タは別々にそのベース領域を形成することとな９、製造
工程が複雑となる。
第２図は回路上の工夫により実質的なｈｙｇを小さくし
ようとする例である。尚、第１図と同じ機能のところは
同じ符号で示しである＠ｈｒｇを小さくしようとするト
ランジスタのベース領域１６とｈＦＸの大きいトランジ
スタのベース領域６とは同時に形成されるが、この時、
ｈＦＩＥの小さいトランジスタのベース領域１６の配線
電極との接合部はエミッタ領域から離れた部分に設は配
線電極との接合部とエミッタ領域までの間に抵抗部分１
６’を設けて、実質的ｈｎａを小さくしようとするもの
である。この場合の等価回路を第３図に示す。第３図に
おいてベース電流は抵抗部へ流れる電流とダイオードに
流れる電流に分流され、実質的なベース電流は小さくな
Ｊ）、ｈｍは小さくなる。この場合抵抗部１６′を設け
る為ｈＦＩの小さいトランジスタの面積は太きくな夛、
チップサイズの増大をもたらす欠点を有している０ 第４図はエミッタの深さを変える方法の例である。従来
の方法によシベース領域６を形成した後ｈＦｔの大きい
トランジスタのエミッタ領域７を形成する・その後エミ
ッタ領域７より浅いＮ型半導体領域７′を形成してｈｆ
ｆの小さいトランジスタを得る。この場合もエミッタの
形成に際しｈｍの異なるトランジスタで別々にエミッタ
領域を形成することになり、製造工程が複雑とする。尚
、第４図で、第１図、第２図と同じ機能のところは同じ
符号で示している。
ようとする例である。尚、第１図と同じ機能のところは
同じ符号で示しである＠ｈｒｇを小さくしようとするト
ランジスタのベース領域１６とｈＦＸの大きいトランジ
スタのベース領域６とは同時に形成されるが、この時、
ｈＦＩＥの小さいトランジスタのベース領域１６の配線
電極との接合部はエミッタ領域から離れた部分に設は配
線電極との接合部とエミッタ領域までの間に抵抗部分１
６’を設けて、実質的ｈｎａを小さくしようとするもの
である。この場合の等価回路を第３図に示す。第３図に
おいてベース電流は抵抗部へ流れる電流とダイオードに
流れる電流に分流され、実質的なベース電流は小さくな
Ｊ）、ｈｍは小さくなる。この場合抵抗部１６′を設け
る為ｈＦＩの小さいトランジスタの面積は太きくな夛、
チップサイズの増大をもたらす欠点を有している０ 第４図はエミッタの深さを変える方法の例である。従来
の方法によシベース領域６を形成した後ｈＦｔの大きい
トランジスタのエミッタ領域７を形成する・その後エミ
ッタ領域７より浅いＮ型半導体領域７′を形成してｈｆ
ｆの小さいトランジスタを得る。この場合もエミッタの
形成に際しｈｍの異なるトランジスタで別々にエミッタ
領域を形成することになり、製造工程が複雑とする。尚
、第４図で、第１図、第２図と同じ機能のところは同じ
符号で示している。
本発明は以上の欠点を防ぎｈｎの異なるトランジスタを
容易に得ることを目的としているＯ本発明の特徴は一導
電型の半導体基体の表面に形成された反対導電型の第１
および第２の半導体領域と、該第１および第２の半導体
領域にそれぞれ設けられた逆導電型の第３および第４の
半導体領域と、該第３および第４の半導体領域にそれぞ
れ設けられた一導電型の第５および第６の半導体領域と
を有し、該第５の半導体領域は該第６の半導体領域より
も浅くなっている半導体集積回路装置において、前記第
５および第６の半導体領域は同時に形成されたものであ
る半導体集積回路装置にある。この第５の領域は多結晶
半導体層を介して形成されることができる。又、この第
５の領域は誘電体層を介して形成されることができる。
容易に得ることを目的としているＯ本発明の特徴は一導
電型の半導体基体の表面に形成された反対導電型の第１
および第２の半導体領域と、該第１および第２の半導体
領域にそれぞれ設けられた逆導電型の第３および第４の
半導体領域と、該第３および第４の半導体領域にそれぞ
れ設けられた一導電型の第５および第６の半導体領域と
を有し、該第５の半導体領域は該第６の半導体領域より
も浅くなっている半導体集積回路装置において、前記第
５および第６の半導体領域は同時に形成されたものであ
る半導体集積回路装置にある。この第５の領域は多結晶
半導体層を介して形成されることができる。又、この第
５の領域は誘電体層を介して形成されることができる。
本発明の一実施例を第５図、第６図を用いて説明する。
尚、第５図、第６図で同じ機能のところは同じ符号で示
している。
している。
従来の方法によシベース領域６を形成した援、Ｎ型半導
体領域を形成する部分の酸化膜を除去し全面にポリクリ
コン１０を被着し５ｈＦＥの小さいトランジスタのエミ
ッタ部分のポリシリコンを除くポリシリコンをホトレジ
スト法により除去する。
体領域を形成する部分の酸化膜を除去し全面にポリクリ
コン１０を被着し５ｈＦＥの小さいトランジスタのエミ
ッタ部分のポリシリコンを除くポリシリコンをホトレジ
スト法により除去する。
この状態を示す図が第５図（ａ）である。ついで熱拡散
法またはイオン注入法によりＮ型不純物を導入するとポ
リクリコンｌＯはＮ型不純物を含み％ｈＦＥの大きいト
ランジスタのエミッタ領域となる酸化膜窓１１の下の単
結晶領域はＮ型領域となる。その後適当な熱処理を施す
ことにより第５図（ｂ）に示すようにｈＦＥの大きいト
ランジスタのエミッタ領域７とポリシリ１０から単結晶
領域に拡散されて形成された浅いエミッタ領域１７とが
得られ５ｈＦＨの異なるトランジスタが同時に得られる
。
法またはイオン注入法によりＮ型不純物を導入するとポ
リクリコンｌＯはＮ型不純物を含み％ｈＦＥの大きいト
ランジスタのエミッタ領域となる酸化膜窓１１の下の単
結晶領域はＮ型領域となる。その後適当な熱処理を施す
ことにより第５図（ｂ）に示すようにｈＦＥの大きいト
ランジスタのエミッタ領域７とポリシリ１０から単結晶
領域に拡散されて形成された浅いエミッタ領域１７とが
得られ５ｈＦＨの異なるトランジスタが同時に得られる
。
さらにもう一つの実施例を説明する図が第６図である。
従来の方法によシペース領域６を形成した後、Ｎ型半導
体領域を形成する部分の酸化膜を除去し、その後熱酸化
法または気相成長法によル薄い酸化膜８′を形成する。
体領域を形成する部分の酸化膜を除去し、その後熱酸化
法または気相成長法によル薄い酸化膜８′を形成する。
次いでホトレジスト法によシｈｎの小さいトランジスタ
のエミッタ部分を除く、Ｎ型不純物を導入する部分の薄
い酸化膜を除去し、イオン注入法によりＮ型不純物を注
入しｈＦｌの大きいトランジスタのエミッタ領域７及び
ｂｌＫの小さいトランジスタのエミッタ領域２７を同時
に形成する。この状態を示す図が第５図（ａ）である。
のエミッタ部分を除く、Ｎ型不純物を導入する部分の薄
い酸化膜を除去し、イオン注入法によりＮ型不純物を注
入しｈＦｌの大きいトランジスタのエミッタ領域７及び
ｂｌＫの小さいトランジスタのエミッタ領域２７を同時
に形成する。この状態を示す図が第５図（ａ）である。
ついで全てのコンタクトスルーホールを開孔し配線電極
を形成した図が第５図（ｂ）である０以上のとおシ、本
発明によれば従来の半導体集積回路装置に比べて容易に
異なる深さのエミッタ領域を有するトランジスタを実現
できる。
を形成した図が第５図（ｂ）である０以上のとおシ、本
発明によれば従来の半導体集積回路装置に比べて容易に
異なる深さのエミッタ領域を有するトランジスタを実現
できる。
第１図はベースの深さを変える方法によＪ） ｈｙｉａ
の異なるトランジスタを得る従来の半導体集積回路装置
の断面図、第２図は回路上の工夫によりｈｐｉｃの異な
るトランジスタを得る従来の半導体集積回路装置の断面
図、第３図は第２図のｈｍの小さいトランジスタの等価
回路図、第４図はエミッタの深さを変える方法によりｈ
ＦＦ＋の異なるトランジスタを得る′従来の半導体集積
回路装置の断面図、第５図（ａ）、 （ｂ）は本発明の
一実施例によるポリシリコンを用いた実施例の半導体集
積回路装置の断面図、”第６図（ａ）、 （ｂ）は本発
明の他の実施例による誘電体層を介してトランジスタ全
形成する実施例の半導体集積回路装置の断面図、である
・ 尚、図において、ｌ・・・・・・Ｐ型半導体基体、２・
・・・・・Ｎ型埋込領域、３・・・・・・Ｎ型気相成長
領域、４・・・・・・半導体素子を分離するＰ型分離領
域、５・・・・・・コレクタ領域と配線電極のオーミッ
ク接合を行なう為のＮ型領域、６・・・・・・ベース領
域、６′・・・・・・深いベース領域、１６・・・・・
・長いベース領域、１６ ’・・・・・・抵抗部として
作用するＰ型領域、７・・・・・・エミッタ領域、７，
１７．２７・・・・・・浅いエミッタ領域、８・・・・
・・酸化膜、８′・−・・・・薄い酸化膜、９・・・・
・・配線電極である・ 第１ 図 簗３ 閃 第４ 図 范Ｓ図（υ ２Ｙ４６ 図 （α〕 第６ 図（ｂ） Ｖｊ
の異なるトランジスタを得る従来の半導体集積回路装置
の断面図、第２図は回路上の工夫によりｈｐｉｃの異な
るトランジスタを得る従来の半導体集積回路装置の断面
図、第３図は第２図のｈｍの小さいトランジスタの等価
回路図、第４図はエミッタの深さを変える方法によりｈ
ＦＦ＋の異なるトランジスタを得る′従来の半導体集積
回路装置の断面図、第５図（ａ）、 （ｂ）は本発明の
一実施例によるポリシリコンを用いた実施例の半導体集
積回路装置の断面図、”第６図（ａ）、 （ｂ）は本発
明の他の実施例による誘電体層を介してトランジスタ全
形成する実施例の半導体集積回路装置の断面図、である
・ 尚、図において、ｌ・・・・・・Ｐ型半導体基体、２・
・・・・・Ｎ型埋込領域、３・・・・・・Ｎ型気相成長
領域、４・・・・・・半導体素子を分離するＰ型分離領
域、５・・・・・・コレクタ領域と配線電極のオーミッ
ク接合を行なう為のＮ型領域、６・・・・・・ベース領
域、６′・・・・・・深いベース領域、１６・・・・・
・長いベース領域、１６ ’・・・・・・抵抗部として
作用するＰ型領域、７・・・・・・エミッタ領域、７，
１７．２７・・・・・・浅いエミッタ領域、８・・・・
・・酸化膜、８′・−・・・・薄い酸化膜、９・・・・
・・配線電極である・ 第１ 図 簗３ 閃 第４ 図 范Ｓ図（υ ２Ｙ４６ 図 （α〕 第６ 図（ｂ） Ｖｊ
Claims (1)
- 【特許請求の範囲】 （ｌＸ−導電型の半導体基体の表面に形成された反対導
電型の第１および第２の半導体領域と、該第１および第
２の半導体領域にそれぞれ設けられた逆導電型の第３お
よび第４の半導体領域と、該第３および第４の半導体領
域にそれぞれ設けられた一導電型の第５および第６の半
導体領域とを有し、該第５の半導体領域は該第６の半導
体領域よりも浅くなっている半導体集積回路装置におい
て、前記第５および第６の半導体領域は同時に形成され
たものであることを特徴とする半導体集積回路装置Ｏ （瓜前記第５の領域が多結晶半導体層を介して形成され
ることを特徴とする特許請求の範囲第（１）項に記載の
半導体集積回路装置。 （３）補記筒５の領域が誘電体層を介して形成されるこ
とを特徴とする特許請求の範囲第（１）項に記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130656A JPS6022358A (ja) | 1983-07-18 | 1983-07-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130656A JPS6022358A (ja) | 1983-07-18 | 1983-07-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022358A true JPS6022358A (ja) | 1985-02-04 |
Family
ID=15039465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130656A Pending JPS6022358A (ja) | 1983-07-18 | 1983-07-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
| US6566217B1 (en) | 1996-01-16 | 2003-05-20 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process for semiconductor device |
-
1983
- 1983-07-18 JP JP58130656A patent/JPS6022358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566217B1 (en) | 1996-01-16 | 2003-05-20 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process for semiconductor device |
| WO1998010469A1 (en) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor and method of manufacturing the same |
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