JPS63199454A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63199454A JPS63199454A JP3143487A JP3143487A JPS63199454A JP S63199454 A JPS63199454 A JP S63199454A JP 3143487 A JP3143487 A JP 3143487A JP 3143487 A JP3143487 A JP 3143487A JP S63199454 A JPS63199454 A JP S63199454A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は支持基板中に絶縁分離された複数の島にバイポ
ーラ素子又は受動素子を形成し、基板自体にパワーデバ
イスを形成した半導体装置に関する。
ーラ素子又は受動素子を形成し、基板自体にパワーデバ
イスを形成した半導体装置に関する。
従来、駆動回路とパワーデバイスを備える半導体装置で
は、駆動回路部分にＰＮ接合分離の集積回路や誘電体分
離の集積回路を用い、パワーデバイスは別チップとする
混成集積回路が用いられてきた。しかし、小型化、低コ
スト化をすすめる上では−チソプ化することが好ましい
ため、最近ではパワーデバイス部も誘電体分離島内に形
成する構造が提案されている。
は、駆動回路部分にＰＮ接合分離の集積回路や誘電体分
離の集積回路を用い、パワーデバイスは別チップとする
混成集積回路が用いられてきた。しかし、小型化、低コ
スト化をすすめる上では−チソプ化することが好ましい
ため、最近ではパワーデバイス部も誘電体分離島内に形
成する構造が提案されている。
第４図はこの種の誘電体分離構造形半導体装置の一例を
示したものである。すなわち、単結晶島ｌａ、ｌｂ、ｌ
ｃが絶縁酸化膜２ａ、２ｂ、２ｃを介して、多結晶Ｓｔ
基板３の中に形成されている。そして、島１ａには縦形
ｎｐｎＴｒとラテラルｐｎｐＴｒとでサイリスクを、島
１ｂには抵抗を、島１ｃにはパワーデバイスとしての縦
型ＭＯ３ＦＥＴを夫々構成している。図において、５は
Ｐ不純物拡散領域、６はＮ＋不純物拡散領域、８は酸化
膜、９はアルミニウム配線である。
示したものである。すなわち、単結晶島ｌａ、ｌｂ、ｌ
ｃが絶縁酸化膜２ａ、２ｂ、２ｃを介して、多結晶Ｓｔ
基板３の中に形成されている。そして、島１ａには縦形
ｎｐｎＴｒとラテラルｐｎｐＴｒとでサイリスクを、島
１ｂには抵抗を、島１ｃにはパワーデバイスとしての縦
型ＭＯ３ＦＥＴを夫々構成している。図において、５は
Ｐ不純物拡散領域、６はＮ＋不純物拡散領域、８は酸化
膜、９はアルミニウム配線である。
また、各単結晶島の底側面にはＮ゛埋込層４ａ。
４ｂ、４ｃが設けられており、縦型ｎｐｎＴｒのコレク
タ直列抵抗の低下とラテラルｐ ｎ ｐ ＴｒのｈＦｔ
の向上に寄与している。またこれと同時に、縦型ＭＯＳ
Ｆ ＥＴのＲ２Ｈを下げ、かつドレイン電極のオーミ
ック性を高めている。
タ直列抵抗の低下とラテラルｐ ｎ ｐ ＴｒのｈＦｔ
の向上に寄与している。またこれと同時に、縦型ＭＯＳ
Ｆ ＥＴのＲ２Ｈを下げ、かつドレイン電極のオーミ
ック性を高めている。
上述した従来の半導体装置では、パワーデバイスも誘電
体分離島に形成しているため、半導体装置の１チツプ化
は実現できるものの、半導体装置の全ての電極をその上
面から取り出すため、チップ面積が大きくなるという問
題がある。また、パワーデバイス内部のシリーズ抵抗が
誘電体分離島□ の側壁部の抵抗に依存するという問題
もある。
体分離島に形成しているため、半導体装置の１チツプ化
は実現できるものの、半導体装置の全ての電極をその上
面から取り出すため、チップ面積が大きくなるという問
題がある。また、パワーデバイス内部のシリーズ抵抗が
誘電体分離島□ の側壁部の抵抗に依存するという問題
もある。
また、第４図の例では、Ｎ″″埋込層４ａ、４ｂ。
４Ｃを形成することにより単結晶島の側壁部はチップ面
積を広げることになる。この場合、この埋込み層の濃度
及び幅を広げた方がＲ２Ｈは低くなるが、これと同時に
チップ面積を大きくしないと十分な素子耐圧を得ること
ができない。また、このような構造であると縦型ＭＯ３
ＦＥＴのドレイン電極１０をＮ゛埋込層４Ｃから引き出
ずためにやはりチップ面積が増大することになる。
積を広げることになる。この場合、この埋込み層の濃度
及び幅を広げた方がＲ２Ｈは低くなるが、これと同時に
チップ面積を大きくしないと十分な素子耐圧を得ること
ができない。また、このような構造であると縦型ＭＯ３
ＦＥＴのドレイン電極１０をＮ゛埋込層４Ｃから引き出
ずためにやはりチップ面積が増大することになる。
本発明はパワーデバイスを形成して１チツプ化した半導
体装置における、チップ面積の低減を図った半導体装置
を提供することを目的としている。
体装置における、チップ面積の低減を図った半導体装置
を提供することを目的としている。
ｃ問題点を解決するための手段〕
本発明の半導体装置は、支持基板の中に絶縁膜で囲われ
た単結晶島を形成してこれに夫々素子を形成するに際し
、パワーデバイスを形成する単結晶島は、その底面にお
いて支持基板に設けた単結晶層に連続形成し、パワーデ
バイスの端子を支持基板裏面側から引き出すことを可能
に構成している。
た単結晶島を形成してこれに夫々素子を形成するに際し
、パワーデバイスを形成する単結晶島は、その底面にお
いて支持基板に設けた単結晶層に連続形成し、パワーデ
バイスの端子を支持基板裏面側から引き出すことを可能
に構成している。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
すなわち、単結晶島１ａ、ｌｂは絶縁膜２ａ、２ｂを介
して多結晶Ｓｔ基板３の中に形成されているが、パワー
デバイス形成領域の単結晶５ｉｌｃは、側壁絶縁膜２Ｃ
でのみ被覆されており、底面は被覆されずに高濃度Ｎ゛
単結晶基板３Ａに連続形成されている。また、各単結晶
島１ａ、ｌｂ及び単結晶５ｉｌｃの底面には夫々Ｎ・埋
込層４ａ。
して多結晶Ｓｔ基板３の中に形成されているが、パワー
デバイス形成領域の単結晶５ｉｌｃは、側壁絶縁膜２Ｃ
でのみ被覆されており、底面は被覆されずに高濃度Ｎ゛
単結晶基板３Ａに連続形成されている。また、各単結晶
島１ａ、ｌｂ及び単結晶５ｉｌｃの底面には夫々Ｎ・埋
込層４ａ。
４ｂ、４ｃを設けている。
これは、後述する縦型のｎｐｎＴｒのコレクタ直列抵抗
低下とラテラルｐ ｎ ｐ ＴｒのｈＦＥの向上に寄与
する。また、縦型ＭＯＳ Ｆ ＥＴのＲＩｌ、ｌ低下に
寄与している。
低下とラテラルｐ ｎ ｐ ＴｒのｈＦＥの向上に寄与
する。また、縦型ＭＯＳ Ｆ ＥＴのＲＩｌ、ｌ低下に
寄与している。
そして、各単結晶島１ａ、ｌｂ及び単結晶５ｉ１ｃには
、Ｐ不純物拡散層５及びＮ゛不純物拡散層６を所要パタ
ーンに形成し、これらで単結晶島１ａにサイリスクを、
単結晶島１ｂに抵抗を、単結晶５ｉｌｃに縦型ＭＯ３Ｆ
ＥＴを夫々形成している。
、Ｐ不純物拡散層５及びＮ゛不純物拡散層６を所要パタ
ーンに形成し、これらで単結晶島１ａにサイリスクを、
単結晶島１ｂに抵抗を、単結晶５ｉｌｃに縦型ＭＯ３Ｆ
ＥＴを夫々形成している。
なお、７はＮ゛拡散層であり縦型ＭＯ３ＦＥＴの裏面オ
ーミックをとるためのもので、前記Ｎ′″拡散層６と同
時形成することが可能である。また、８は酸化膜、９は
金属又は多結晶Ｓｔ′配線である。
ーミックをとるためのもので、前記Ｎ′″拡散層６と同
時形成することが可能である。また、８は酸化膜、９は
金属又は多結晶Ｓｔ′配線である。
したがって、この構成によれば、パワーデバイス形成領
域としての単結晶５ｉｌｃでは基板３Ａの裏面からの電
極引き出しが可能とされるので、その側壁にはＮ゛埋込
層を設げる必要がなく、かつ表面にもドレイン電極を設
ける必要がないのでチップ面積を低減でき、パワーデバ
イスとその駆動回路を１チツプ化したモノリシック集積
回路半導体装置を構成することができる。
域としての単結晶５ｉｌｃでは基板３Ａの裏面からの電
極引き出しが可能とされるので、その側壁にはＮ゛埋込
層を設げる必要がなく、かつ表面にもドレイン電極を設
ける必要がないのでチップ面積を低減でき、パワーデバ
イスとその駆動回路を１チツプ化したモノリシック集積
回路半導体装置を構成することができる。
第２図は第１図の構造の製造方法を工程順に示した図で
ある。
ある。
先ず、第２図（ａ）のように、Ｎ型単結晶Ｓｉ１にＳｂ
、Ａｓ等の不純物を用いてＮ１埋込層４を形成し、かつ
表面に熱酸化膜１１を形成する。
、Ａｓ等の不純物を用いてＮ１埋込層４を形成し、かつ
表面に熱酸化膜１１を形成する。
そして、この熱酸化膜１１をフォトリソグラフィー技術
により選択除去して窓を開設する。
により選択除去して窓を開設する。
次いで、前記熱酸化膜１１をマスクにし、第２図（ｂ）
のように、ＫＯＨ，ＮａＯＨ，ヒドラジン等のアルカリ
性エツチング液で異方性エツチングを行い、単結晶Ｓｉ
ｌにＶ字形の溝１２を形成する。
のように、ＫＯＨ，ＮａＯＨ，ヒドラジン等のアルカリ
性エツチング液で異方性エツチングを行い、単結晶Ｓｉ
ｌにＶ字形の溝１２を形成する。
続いて、前記熱酸化膜Ｉｆを除去した上で、第２図（ｃ
）のように改めて熱酸化膜２を形成し、かつパワーデバ
イス形成部に相当するアイランド底部の熱酸化膜２をフ
ォトリソグラフィー技術により除去する。
）のように改めて熱酸化膜２を形成し、かつパワーデバ
イス形成部に相当するアイランド底部の熱酸化膜２をフ
ォトリソグラフィー技術により除去する。
次に、第２図（ｄ）のように、約５００μｍの厚さにＮ
形不純物濃度の高いＳｉエピタキシャル層３及び３Ａを
成長させる。このとき、エピタキシャル層３は多結晶Ｓ
Ｉに、またエピタキシャル層３ＡはＮ形高濃度不純物を
含む単結晶Ｓｔとして形成される。
形不純物濃度の高いＳｉエピタキシャル層３及び３Ａを
成長させる。このとき、エピタキシャル層３は多結晶Ｓ
Ｉに、またエピタキシャル層３ＡはＮ形高濃度不純物を
含む単結晶Ｓｔとして形成される。
・ しかる後、第２図（ｅ）のように、前記単結晶Ｓ
ｉ基板１を前記７字溝１２に達するまで裏面側からエツ
チング又は研削ポリッシュする。これにより、前記熱酸
化膜２の一部２ａ、 ２ｂによって分離された単結晶
島１ａ、ｌｂ及び熱酸化膜２Ｃで分離された単結晶５ｉ
ｌｃが形成される。
ｉ基板１を前記７字溝１２に達するまで裏面側からエツ
チング又は研削ポリッシュする。これにより、前記熱酸
化膜２の一部２ａ、 ２ｂによって分離された単結晶
島１ａ、ｌｂ及び熱酸化膜２Ｃで分離された単結晶５ｉ
ｌｃが形成される。
以下、常法により各単結晶島１ａ、ｌｂ及び単結晶５ｉ
ｌｃに対して不純物拡散工程を施すことにより、第１図
に示した半導体装置を完成できる。
ｌｃに対して不純物拡散工程を施すことにより、第１図
に示した半導体装置を完成できる。
なお、この実施例はＮ形半導体基板を用いて半導体装置
を形成しているが、Ｐ形半導体基板を用いても同様の機
能が得られることは明らかである。
を形成しているが、Ｐ形半導体基板を用いても同様の機
能が得られることは明らかである。
第３図は本発明の変形実施例であり、前記実施例と同一
部分には同一符号を附しである。
部分には同一符号を附しである。
この実施例においても、単結晶島１ａ、ｌｂは側面及び
底面を酸化膜２ａ、２ｂで覆うとともに、単結晶５ｉｌ
ｃは側面のみを酸化膜２ｃで覆い、かつこの単結晶５ｉ
ｌｃの下側に単結晶５ｉ３Ｂを形成していることは前記
実施例と全く同じである。ただし、ここでは単結晶５ｉ
３Ｂを高濃度のＰ型エピタキシャル層で構成している。
底面を酸化膜２ａ、２ｂで覆うとともに、単結晶５ｉｌ
ｃは側面のみを酸化膜２ｃで覆い、かつこの単結晶５ｉ
ｌｃの下側に単結晶５ｉ３Ｂを形成していることは前記
実施例と全く同じである。ただし、ここでは単結晶５ｉ
３Ｂを高濃度のＰ型エピタキシャル層で構成している。
そして、各単結晶島１ａ、ｌｂ及び単結晶５ｉ１ｃに夫
々Ｐ不純物拡散層５．Ｎ゛不純物拡散層６、酸化膜８．
金属又は多結晶Ｓｉ配線９を形成しており、これにより
単結晶島１ａにはラテラルｐｎｐＴｒを、単結晶島１ｂ
には縦型ｎｐｎＴｒを、単結晶５ｉｌｃには縦型サイリ
スクを形成している。
々Ｐ不純物拡散層５．Ｎ゛不純物拡散層６、酸化膜８．
金属又は多結晶Ｓｉ配線９を形成しており、これにより
単結晶島１ａにはラテラルｐｎｐＴｒを、単結晶島１ｂ
には縦型ｎｐｎＴｒを、単結晶５ｉｌｃには縦型サイリ
スクを形成している。
この実施例でも縦型サイリスクの電極は表側ではなく裏
側に形成しているのでペレット面積を小さくすることが
できる。
側に形成しているのでペレット面積を小さくすることが
できる。
なお、第３図の製造方法についてはほぼ第２図と同様で
あるので説明を省略するが、パワーデバイス縦型サイリ
スクのアノード−Ｎゲート間にＮ＋埋込層を形成しない
ことは、第２図（ａ）に示した工程でＮ゛埋込層を全面
には形成せずにこの部分に相当する所だけ酸化膜等で選
択的に保護してＮ゛拡散行わないようにすればよい。
あるので説明を省略するが、パワーデバイス縦型サイリ
スクのアノード−Ｎゲート間にＮ＋埋込層を形成しない
ことは、第２図（ａ）に示した工程でＮ゛埋込層を全面
には形成せずにこの部分に相当する所だけ酸化膜等で選
択的に保護してＮ゛拡散行わないようにすればよい。
以上説明したように本発明は、パワーデバイスを形成す
る単結晶島をその底面において支持基板に設けた単結晶
層に連続形成しているので、各素子を絶縁膜で囲った分
離島に形成する一方で、パワーデバイスを基板自体に形
成することになり、これによりチップ面積が小さいモノ
リシック型のパワー半導体装置を得ることができる。ま
た、パワーデバイスのドレイン又はアノード等を直接ク
レードルに接触できるので熱抵抗を下げるこができる効
果もある。
る単結晶島をその底面において支持基板に設けた単結晶
層に連続形成しているので、各素子を絶縁膜で囲った分
離島に形成する一方で、パワーデバイスを基板自体に形
成することになり、これによりチップ面積が小さいモノ
リシック型のパワー半導体装置を得ることができる。ま
た、パワーデバイスのドレイン又はアノード等を直接ク
レードルに接触できるので熱抵抗を下げるこができる効
果もある。
第１図は本発明の一実施例の縦断面図、第２図（ａ）乃
至第２図＜ｅ＞は第１図の構造を製造する方法を工程順
に示す断面図、第３図は本発明の変形例の縦断面図、第
４図は従来構造の縦断面図である。 ｌａ、ｌｂ・・・単結晶島、ＩＣ・・・単結晶Ｓｉ （
単結晶島）、２ａ〜２ｃ・・・熱酸化膜（絶縁膜）、３
・・・基板（多結晶Ｓｔ）、３Ａ、３Ｂ・・・基板（単
結晶Ｓｉ）、４ａ〜４ｃ・・・Ｎ 埋込層、５・・・Ｐ
不純物拡散層、６・・・Ｎ゛不純物拡散層、７・・・Ｎ
゛埋込層、８・・・絶縁膜、９・・・配線、１１・・・
熱酸化膜、１２・・・７字溝。
至第２図＜ｅ＞は第１図の構造を製造する方法を工程順
に示す断面図、第３図は本発明の変形例の縦断面図、第
４図は従来構造の縦断面図である。 ｌａ、ｌｂ・・・単結晶島、ＩＣ・・・単結晶Ｓｉ （
単結晶島）、２ａ〜２ｃ・・・熱酸化膜（絶縁膜）、３
・・・基板（多結晶Ｓｔ）、３Ａ、３Ｂ・・・基板（単
結晶Ｓｉ）、４ａ〜４ｃ・・・Ｎ 埋込層、５・・・Ｐ
不純物拡散層、６・・・Ｎ゛不純物拡散層、７・・・Ｎ
゛埋込層、８・・・絶縁膜、９・・・配線、１１・・・
熱酸化膜、１２・・・７字溝。
Claims (2)
- （１）支持基板の中に絶縁膜で囲われた単結晶島を有し
、各単結晶島に夫々素子を形成する半導体装置において
、パワーデバイスを形成する単結晶島は、その底面にお
いて前記支持基板に設けた単結晶層に連続形成したこと
を特徴とする半導体装置。 - （２）パワーデバイスを形成する単結晶島は、底面の絶
縁膜を除去し、その底面に単結晶エピタキシャル成長層
を連続形成してなる特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143487A JPS63199454A (ja) | 1987-02-16 | 1987-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143487A JPS63199454A (ja) | 1987-02-16 | 1987-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63199454A true JPS63199454A (ja) | 1988-08-17 |
Family
ID=12331127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143487A Pending JPS63199454A (ja) | 1987-02-16 | 1987-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63199454A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279443A (ja) * | 1988-09-16 | 1990-03-20 | Hitachi Ltd | 誘電体分離基板及びその製造方法 |
| JPH02270367A (ja) * | 1989-04-12 | 1990-11-05 | Hitachi Ltd | 半導体集積回路装置 |
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| EP0443326A2 (en) * | 1990-01-19 | 1991-08-28 | Kabushiki Kaisha Toshiba | Device having a charge transfer device, MOSFETs, and bipolar transistors -- all formed in a single semiconductor substrate |
-
1987
- 1987-02-16 JP JP3143487A patent/JPS63199454A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279443A (ja) * | 1988-09-16 | 1990-03-20 | Hitachi Ltd | 誘電体分離基板及びその製造方法 |
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| JPH02270367A (ja) * | 1989-04-12 | 1990-11-05 | Hitachi Ltd | 半導体集積回路装置 |
| EP0443326A2 (en) * | 1990-01-19 | 1991-08-28 | Kabushiki Kaisha Toshiba | Device having a charge transfer device, MOSFETs, and bipolar transistors -- all formed in a single semiconductor substrate |
| US5220190A (en) * | 1990-01-19 | 1993-06-15 | Kabushiki Kaisha Toshiba | Device having a charge transfer device, MOSFETs, and bipolar transistors--al |
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