JPH0317374B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するもの
である。本発明によつて形成された装置構造は従
来構造と比較して、より微細となり、また高速動
作を行なうのにより適したものである。

〔従来の技術〕

第１図に断面構造を示した半導体装置は、半導
体集積回路（IC、LSI）に用いられている従来の
バイポーラ・トランジスタである。

従来のトランジスタの構造は、npnトランジス
タを例にとれば、ｐ型Si基板１１上に設けられた
ｎ型Siエピタキシヤル存１３内にｐ型ベース領域
１４を形成し、さらにベース領域１４内にｎ型エ
ミツタ領域１５を形成することによつて得られ
る。なお、図中で、１２および１２′はn⁺型埋込
み層およびコレクタ電極取り出しn⁺型拡散領域
であり、１６は隣接素子との分離用ｐ型領域であ
る。

〔発明が解決しようとする問題点〕

この様に従来の素子構造では、トランジスタの
活性領域、非活性領域を全てpn接合によつて分
離されているため、主に次の様な欠点がある。

ベース領域中の非活性領域とコレクタ領域と
の容量が大きいため、消費電力が大きく、高速
動作に不向きである。

ベース領域１４、エミツタ領域１５、n⁺型
拡散領域１２′、分離領域１６が、独立した光
学的エツチング工程によつて形成されるため、
互のホトマスクの合わせ精度による余裕を考え
て設計しなければならない。そのため、素子面
積が大きくなる。

上記、において、特にの容量の問題は重
要である。

すなわち、集積回路デバイスの性能を表わす際
の基本的な目安である速度と消費電力とは、使用
するトランジスタの電流値と、この電流で充放電
する必要がある寄生素子をも含めた素子の静電容
量とにより決定される。所定の電流値に対して、
トランジスタを動作させるのに必要な電力の値
は、この容量値に比例するので、容量値が小さけ
れば小さいほどよい。また所定の内部抵抗に対し
て、トランジスタのRC時定数はこの容量に比例
するので、トランジスタの動作速度を高めるに
は、容量値の低減を図らねばらない。

本発明は、従来の半導体装置の上述の欠点を改
善し、消費電力が小さく、高速で、素子面積の小
さなバイポーラトランジスタ等の半導体装置の製
造方法を提供することにある。

〔問題点を解決するための手段と作用〕

上記目的を達成するため、本発明は、エツチン
グによつて半導体基板に凸部を形成し、この凸部
内に形成された第１導電形の表面と低抵抗の多結
晶シリコン層を電気的に接続するものである。

〔実施例〕

以下、本発明を実意例を参照して詳細に説明す
る。

実施例 １ 第２図に、本発明によつて形成された半導体装
置の一例の断面構造を示す。

本実施例で示されるバイポーラ型トランジスタ
は、多結晶シリコン層２８を用いることにより、
非活性ベース領域を絶縁膜２７上に形成し、上記
の従来装置の欠点を無くし、またベース・エミ
ツタ領域を自己整合法により形成し、上記の従
来装置の欠点を無くしている。本発明による素子
は、トランジスタの活性領域を凸型にすることに
よつて高速化、微細化を可能にしている。なお、
図の構造をnpnトランジスタとすれば、２１，２
２，２２′，２３′，２６はそれぞれｐ型Si基板、
n⁺型埋込層、n⁺型濃度領域、ｎ型エピタキシヤ
ル層（以上２２，２２′，２３でコレクタ領域）、
ｐ型分離領域であり、２４，２５，２７，２８，
２９，２０は、それぞれｐ型ベース領域、ｎ型エ
ミツタ領域、酸化膜（SiO₂膜等）、多結晶Siによ
るｐ型外部ベース領域、層間絶縁膜（SiO₂膜
等）、電極である。

第３図は、本実施例に示した半導体装置の製造
工程を示したもので、第２図の断面構造になる以
前を示してある。以下製造過程を図番に従がつて
説明する。第３図ａ：ｐ型Si基板３１上にn⁺型埋
込層拡散３２を行いｎ型Siエピタキシヤル層３３
を成長し、ｐ型分離領域３６を形成し、全面にシ
リコン酸化膜以外の絶縁膜、たとえばシリコンち
つ化膜（Si₂N₄）を堆積し、エツチングしてトラ
ンジスタの活性部分のみシリコンちつ化膜３０１
を残す。さらに３０１をマスクとしてシリコンエ
ピタキシヤル層をエツチングして、活性部分が凸
型となる様にする。このとき、エツチングによ
り、マスク３０１の端部より内側にシリコン層が
入り込む様にする。その後、熱酸化により、酸化
膜３７を形成し、さらに金属等３０２を蒸着す
る。このとき、マスク３０１に下部に形成されて
いた酸化膜には金属３０２に覆われない様にす
る。

第３図ｂ：エツチングによりマスク３０１の下
部で３０２に覆われていない部分の酸化膜を除去
し、さらにマスク３０１を除去し全面に多結晶シ
リコン層を形成し、ｐ型不純物を拡散し、パター
ンニングして外部ベース領域３８をつくる。この
時点で、エピタキシヤル層の凸部の側面のみが多
結晶シリコン層と接している。なお、全面に多結
晶層を埋積するかわりに、選択エピタキシヤル法
によりシリコン層３８を形成することも可能であ
り、この場合にはシリコン層のパターンニングが
不必要となる。次に層間絶縁膜としてSiO₂膜３
９を埋積する。

第３図ｃ：活性領域上のちつ化膜３０１、多結
晶シリコン３８、酸化膜３９をリフトオフ法によ
り除去し、ｐ型不純物を拡散して内部ベース領域
３４を形成する。次に熱酸化を行い、外部ベース
領域３４′を酸化する。

第３図ｄ：ｎ型エミツタ領域３５を形成する。
その後コレクタ領域、ベース領域のコンタクト穴
を開け、電極を蒸着することにより、第２図に示
した素子が形成できる。

実施例 ２ 第４図は、本発明による装置構造を、集積注入
論理回路（IIL回路）に応用した実施例である。
図に示した様にIIL回路は、第２図で、エピタキ
シヤル層２３をエミツタ、２５をコレクタとすれ
ば容易に構成できる。

なお、図中で４１はｐ型Si基板、４２はｎ型埋
込層、４３はｎ型エピタキシヤル層、４４はｐ型
領域、４５はｎ型領域、４７は酸化膜、４８は多
結晶シリコン層（ｐ型）、４９は層間絶縁膜、４
０は電極、Ｉはインジエクタ端子、Ｂはベース端
子、C₁，C₂はコレクタ端子である。

実施例 ３ 第５図は、本発明による装置構造を実現するた
めの、他の製造方法を示したものである。以下製
造方法を示す。

第５図ａ：ｐ型Si基板５１上にn⁺型埋込層５２
を設け、ｎ型Siエピタキシヤル層５３を成長し、
またｐ型分離領域５６を形成する。エピタキシヤ
ル層上に、シリコン酸化層５０１、シリコンちつ
化膜５０２、低抵抗多結晶シリコン層（ｐ型でも
ｎ型でも可であるが、ここでは高濃度のリン素子
が含まれているものとする）５０３、高濃度ガラ
ス層（ここではリンガラスとする）５０４を堆積
し、ホト・エツチングにより図の様にパターンニ
ングし、さらにこの多層膜をマスクとしてシリコ
ンエピタキシヤル層を凸型にエツチングする。次
に高温で熱酸化することによつて酸化膜５０６を
形成し、さらに上面より高真空中で金属物質等を
蒸着することにより５０５を形成する。このとき
５０５は、多層膜のオーバーハング部には蒸着さ
れない。

第５図ｂ金属物質５０５をマスクしてエツチン
グを行い、凸型の端部の酸化膜を除去する。その
後５０５を除去し、全面に、高抵抗の多結晶シリ
コン５０７を堆積し、高温で処理すると、多結晶
膜５０７の中で多層膜中の５０３，５０４から拡
散された領域５０８（主に凸部の上面と端部）の
みが低抵抗となる。次にエツチング液（たとえ
ば、弗酸、硝酸、氷酢酸の混液）により５０８の
みを除去する。

第５図ｃ：シリコンちつ化膜５０２の端部をエ
ツチング（サイド・エツチ）する。次に多結晶シ
リコン５０７にｐ型不純物を拡散するとともに、
ベース電極引出し領域５０９を形成し、その後層
間絶縁膜５１０を形成する。

第５図ｄ：５１０をマスクとし、高濃度ガラス
層５０４、低抵抗多結晶層５０３を除去し、さら
に熱酸化して層間絶縁膜５１０を厚く形成する。
全面にｐ型不純物をイオン打込みし、ベース領域
５１１を形成する。

第５図ｅ：シリコンちつ化膜５０２を除去し、
ｎ型不純物をイオン打込みして、エミツタ領域５
１２を形成する。

第５図ｆ：酸化膜５０１を除去し、さらに、酸
化膜５０６，５１０の一部を除去して、電極５１
３，５１４，５１５を形成する。５１３をエミツ
タ、５１４をベース、５１５をコレクタとすれ
ば、本発明による装置構造が形成できる。

以上に述べた実施例１、２、３の特徴は以下の
とおりである。

シリコンエピタキシヤル層で凸型にエツチン
グした個所をつくることにより、外部ベース領
域を酸化膜上に形成し、高速化を計つている。

内部ベースとエミツタを自己製合法ににより
製作する。

第３図ｃの３４′部の熱酸化膜を厚くするこ
とにより、ベース・エミツタ耐圧を上げる。な
お、本発明の素子で、導電型をｐ、ｎ逆にして
も動作は同じである。また、素子間分離領域
（第３図ａの３６など）を酸化膜で行つてもよ
い。

【図面の簡単な説明】

第１図は従来の半導体装置の１例としてバイポ
ーラトランジスタの構造を示す断面図、第２図は
本発明の半導体装置の１実施例であるバイポーラ
トランジスタの構造を示す断面図、第３図は第２
図のトランジスタの製造工程を示す断面図、第４
図は本発明の半導体装置の１実施例であるIILの
構造を示す断面図、第５図は第２図のトランジス
タの他の製造工程を示す断面図である。 ２１……ｐ型Si基板、２２……ｎ型埋込層、２
３……ｎ型Siエピタキシヤル層（コレクタ領域）、
２４……ｐ型ベース領域、２５……ｎ型エミツタ
領域、２６……ｐ型分離領域、２７……絶縁膜
（SiO₂等）、２８……多結晶Si（外部ベース領域）、
２９……絶縁膜（SiO₂等）。

Claims (1)

【特許請求の範囲】
1. １ 半導体基体の表面領域の所定部分を選択的に
   エツチングして、上記基体に第２導電形を有する
   凸部および該凸部に隣接し、底面が実質的に平坦
   な低部を形成する工程と、上記低部の底面に沿つ
   て延伸し上記凸部に接する第１の絶縁膜を形成す
   る工程と、上記凸部に接する低抵抗の多結晶シリ
   コン膜を上記第１の絶縁膜上に積層して形成する
   工程と、上記凸部内に上記第２導電形とは逆の第
   １導電形を有する不純物をドープして、上記多結
   晶シリコン膜と電気的に接続された第１導電形領
   域を形成する工程と、上記多結晶シリコン膜の表
   面を熱酸化して第２の絶縁膜を形成する工程と、
   上記凸部の表面領域内に上記第２導電形を有する
   不純物をドープして、第２導電形領域を上記第１
   導電形領域の上部に接して形成する工程を、少な
   くとも含むことを特徴とする半導体装置の製造方
   法。