JPS61269373A - 半導体装置 - Google Patents
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- JPS61269373A JPS61269373A JP11047685A JP11047685A JPS61269373A JP S61269373 A JPS61269373 A JP S61269373A JP 11047685 A JP11047685 A JP 11047685A JP 11047685 A JP11047685 A JP 11047685A JP S61269373 A JPS61269373 A JP S61269373A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の構造に係り、特に微細で、高速
動作が可能であり、かつ高耐圧化に適した構造に関する
。
動作が可能であり、かつ高耐圧化に適した構造に関する
。
従来の半導体装置の一例が特開昭５８−７３１５６号に
記載されている。ここに開示されているバイポーラトラ
ンジスタは、第２図に示すような断面構造をしている。
記載されている。ここに開示されているバイポーラトラ
ンジスタは、第２図に示すような断面構造をしている。
すなわち、ベース領域４の電極を絶縁膜７．８および９
にはさまれた多結晶半導体層６により取り出している。
にはさまれた多結晶半導体層６により取り出している。
このトランジスタの構造は、外部ベース領域がないので
寄生容量が小さいため高速で、また活性領域を１度のホ
ト工程で決定できるため素子面積が小さくなる等の利点
を有する。しかしながら、予めｐ型不純物をドープした
多結晶半導体層６からｎ型エピタキシャル層３にｐ＋型
領領域１４等方的に拡散され、ｎ＋＋埋込層２に接近す
るため、ベースとコレクタ間の耐圧が低下し、またその
接合容量が大きくなり高速化を妨げる構造となっている
。また、ベース領域４と半導体基板１との間を電気的に
分離するために絶縁膜７をｎ＋＋埋込層２に接する構造
とする必要があり、そのため表両側の高濃度のｎ＋＋埋
込層２が失われコレクタ抵抗が増大し高速動作を妨げて
いる。
寄生容量が小さいため高速で、また活性領域を１度のホ
ト工程で決定できるため素子面積が小さくなる等の利点
を有する。しかしながら、予めｐ型不純物をドープした
多結晶半導体層６からｎ型エピタキシャル層３にｐ＋型
領領域１４等方的に拡散され、ｎ＋＋埋込層２に接近す
るため、ベースとコレクタ間の耐圧が低下し、またその
接合容量が大きくなり高速化を妨げる構造となっている
。また、ベース領域４と半導体基板１との間を電気的に
分離するために絶縁膜７をｎ＋＋埋込層２に接する構造
とする必要があり、そのため表両側の高濃度のｎ＋＋埋
込層２が失われコレクタ抵抗が増大し高速動作を妨げて
いる。
本発明の目的は、従来の半導体装置の上述の問題点を改
善し、高速で、耐圧が高く、素子の縦方向寸法の小さく
し得るバイポーラトランジスタ等の半導体装置を提供す
ることにある。
善し、高速で、耐圧が高く、素子の縦方向寸法の小さく
し得るバイポーラトランジスタ等の半導体装置を提供す
ることにある。
そこで本発明では上記目的を達成するために、第１導電
型の半導体基板と、該基板の表面領域に設けられた前記
第１導電型と反対導電型の第２導電型の第１領域と、前
記基板表面上に設けられ、前記第１領域上に少なくとも
２箇所の開口部を有し、かつ少なくとも１個の前記開口
部の端部が前記第１領域へ向かう方向に厚い絶縁膜と、
前記少なくとも１個の開口部上に該開口部より大きく設
けられた単結晶半導体層と、前記絶縁膜上に前記単結晶
半導体層に隣接して設けられた多結晶半導体層と、該多
結晶半導体層内に設けられた第１導電型の第２領域と、
前記単結晶半導体層内に設けられ、前記第２領域と電気
的に接続する第１導電型の第３領域とを有することを特
徴とする。
型の半導体基板と、該基板の表面領域に設けられた前記
第１導電型と反対導電型の第２導電型の第１領域と、前
記基板表面上に設けられ、前記第１領域上に少なくとも
２箇所の開口部を有し、かつ少なくとも１個の前記開口
部の端部が前記第１領域へ向かう方向に厚い絶縁膜と、
前記少なくとも１個の開口部上に該開口部より大きく設
けられた単結晶半導体層と、前記絶縁膜上に前記単結晶
半導体層に隣接して設けられた多結晶半導体層と、該多
結晶半導体層内に設けられた第１導電型の第２領域と、
前記単結晶半導体層内に設けられ、前記第２領域と電気
的に接続する第１導電型の第３領域とを有することを特
徴とする。
換言すれば、多結晶半導体層下の絶縁膜が活性領域を構
成する単結晶半導体層と高濃度の第２導電型埋込層（第
１領域）にせり出した構造をとることにより、予め第２
導電型不純物をドープした多結晶半導体層（第２領域）
からの該第２導電型不純物の拡散が基板へ向かって進む
のを抑制して、耐圧の低下と寄生容量の増加を防止し、
かつ高濃度の埋込層を残して抵抗増加を防いでいる。
成する単結晶半導体層と高濃度の第２導電型埋込層（第
１領域）にせり出した構造をとることにより、予め第２
導電型不純物をドープした多結晶半導体層（第２領域）
からの該第２導電型不純物の拡散が基板へ向かって進む
のを抑制して、耐圧の低下と寄生容量の増加を防止し、
かつ高濃度の埋込層を残して抵抗増加を防いでいる。
以下に、本発明の実施例を参照して詳細に説明する。
実施例１
第１図に本発明の半導体装置の第１の実施例の概略的な
断面構造を示す。
断面構造を示す。
本実施例はバイポーラトランジスタの例を示し、ベース
電極１１を取り出すための多結晶半導体層６の下の絶縁
膜７７の開口部１５の端部１７がｎ１型埋込層２へ向か
う方向に厚くなっており、該開口部１５上の単結晶半導
体層３が該開口部１５より大きく設けられている。言い
換えると、絶縁膜７７が開口部１５において単結晶半導
体層３とｎ＋型埋込届２にせり出した構造となっている
。このような構造により、予めｐ型不純物をドープした
多結晶半導体層６から拡散されるＰ＋型領域１４（第３
領域）が、絶縁層７７のために基板１へ向かう方向には
広がらず、ｎ＋型埋込層２に接近しないため、耐圧の低
下や寄生容量の増加を防止することができ、さらに絶縁
層７７はその部分１７のみが厚いため、その他の部分で
は高濃度のｎ４″型埋込層２が残っており活性領域から
コレクタ電極１３までの抵抗を小さくすることができる
。
電極１１を取り出すための多結晶半導体層６の下の絶縁
膜７７の開口部１５の端部１７がｎ１型埋込層２へ向か
う方向に厚くなっており、該開口部１５上の単結晶半導
体層３が該開口部１５より大きく設けられている。言い
換えると、絶縁膜７７が開口部１５において単結晶半導
体層３とｎ＋型埋込届２にせり出した構造となっている
。このような構造により、予めｐ型不純物をドープした
多結晶半導体層６から拡散されるＰ＋型領域１４（第３
領域）が、絶縁層７７のために基板１へ向かう方向には
広がらず、ｎ＋型埋込層２に接近しないため、耐圧の低
下や寄生容量の増加を防止することができ、さらに絶縁
層７７はその部分１７のみが厚いため、その他の部分で
は高濃度のｎ４″型埋込層２が残っており活性領域から
コレクタ電極１３までの抵抗を小さくすることができる
。
第３図（ａ）〜（ｇ）は、第１図に示した第１の実施例
のバイポーラトランジスタの製造工程を示す断面図であ
る。以下製造工程を図番にしたがって説明する。
のバイポーラトランジスタの製造工程を示す断面図であ
る。以下製造工程を図番にしたがって説明する。
第３図（ａ）：ｐ型Ｓ１基板１上にｎ ＋型埋込拡散層
２を形成し、厚さ１−１比抵抗１Ω・１程度のｎ型Ｓｉ
エピタキシャル層３を成長させ、全面にシリコン酸化膜
１０１．シリコン酸化膜以外の絶縁膜、例えばシリコン
窒化膜（Ｓｉ、Ｎ４）１０２、およびシリコン酸化膜１
０３を堆積し、パターニングしてトランジスタの活性部
分Ａおよびコレクタ電極取り出し部分Ｂのみ３層１０１
，１０２および１０３を残す。
２を形成し、厚さ１−１比抵抗１Ω・１程度のｎ型Ｓｉ
エピタキシャル層３を成長させ、全面にシリコン酸化膜
１０１．シリコン酸化膜以外の絶縁膜、例えばシリコン
窒化膜（Ｓｉ、Ｎ４）１０２、およびシリコン酸化膜１
０３を堆積し、パターニングしてトランジスタの活性部
分Ａおよびコレクタ電極取り出し部分Ｂのみ３層１０１
，１０２および１０３を残す。
第３図（ｂ）： ３層絶縁膜１０１．１０２および１０
３をマスクとしてシリコンエピタキシャル層を深さ０．
５２程度エツチングして、活性部分およびコレクタ電極
取り出し部分が凸型になるようにする。
３をマスクとしてシリコンエピタキシャル層を深さ０．
５２程度エツチングして、活性部分およびコレクタ電極
取り出し部分が凸型になるようにする。
このとき、マスク１０１．１０２および１０３の端部よ
り内側にシリコン層がエツチングされるようにする。
り内側にシリコン層がエツチングされるようにする。
その後、熱酸化して厚さ５００人程度のシリコン酸化膜
１０４を形成した後、シリコン窒化膜（Ｓｉ、Ｎ、）を
全面に堆積し、選択エツチングにより、凸型シリコン層
の側面にのみシリコン窒化膜１０５を残す。
１０４を形成した後、シリコン窒化膜（Ｓｉ、Ｎ、）を
全面に堆積し、選択エツチングにより、凸型シリコン層
の側面にのみシリコン窒化膜１０５を残す。
第３図（Ｃ）：熱酸化により、酸化膜１０６を形成し、
酸化膜の厚さを総計２０００人程度にする。このとき、
凸型シリコン層の側面のシリコン酸化膜１０４は窒化膜
１０５で覆われているため成長せず、凸型以外の領域の
みが厚い酸化膜１０６となる。
酸化膜の厚さを総計２０００人程度にする。このとき、
凸型シリコン層の側面のシリコン酸化膜１０４は窒化膜
１０５で覆われているため成長せず、凸型以外の領域の
みが厚い酸化膜１０６となる。
第３図（ｄ）：シリコン酸化膜のエツチングを深さ１０
００人程度行ない、凸型シリコン層の根底部にシリコン
酸化膜のない領域２００を形成する。
００人程度行ない、凸型シリコン層の根底部にシリコン
酸化膜のない領域２００を形成する。
第３図（ｅ）：熱酸化により、酸化膜１０８を形成し、
酸化膜の厚さを総計５０００人程度にする。このとき、
第３図（ｄ）で形成された酸化膜のない凸型シリコン層
３の根底部２００の領域は、酸化膜１０７が存在する部
分に比べて熱酸化が進行するので厚い酸化膜が形成され
、凸型シリコン層３とｎ＋型埋込層２へくい込んだ形状
となる。すなわち、図かられかるように、シリコン酸化
膜１０８が凸型シリコン層３の側面部分よりも内側にせ
り出し、かつそのせり出した部分がｎ＋型埋込層２側に
厚い形になる。
酸化膜の厚さを総計５０００人程度にする。このとき、
第３図（ｄ）で形成された酸化膜のない凸型シリコン層
３の根底部２００の領域は、酸化膜１０７が存在する部
分に比べて熱酸化が進行するので厚い酸化膜が形成され
、凸型シリコン層３とｎ＋型埋込層２へくい込んだ形状
となる。すなわち、図かられかるように、シリコン酸化
膜１０８が凸型シリコン層３の側面部分よりも内側にせ
り出し、かつそのせり出した部分がｎ＋型埋込層２側に
厚い形になる。
第３図（ｆ）：シリコン窒化膜１０５、シリコン酸化膜
１０４、およびコレクタ電極取り出し部の３Ｎ１０１．
１０２．１０３を除去し、全面に多結晶シリコン層を形
成し、バターニングして、エピタキシャル層３の凸部の
側面にのみ多結晶シリコン層５ｏが接するようにする。
１０４、およびコレクタ電極取り出し部の３Ｎ１０１．
１０２．１０３を除去し、全面に多結晶シリコン層を形
成し、バターニングして、エピタキシャル層３の凸部の
側面にのみ多結晶シリコン層５ｏが接するようにする。
ここで、コレクタ電極取り出し部のシリコン酸化膜１０
４はマスクを用いて残して置いてもよい。次いで、全面
にシリコン酸化膜１１０、シリコン窒化膜１１１を形成
し、パターニングする０次に、このバターニングした２
層絶縁膜１１０．１１１をマスクとして熱酸化により多
結晶シリコンの一部を酸化膜１０９にする。その後、コ
レクタ電極取り出し半導体層６０にｎ＋型高濃度不純物
を添加する。
４はマスクを用いて残して置いてもよい。次いで、全面
にシリコン酸化膜１１０、シリコン窒化膜１１１を形成
し、パターニングする０次に、このバターニングした２
層絶縁膜１１０．１１１をマスクとして熱酸化により多
結晶シリコンの一部を酸化膜１０９にする。その後、コ
レクタ電極取り出し半導体層６０にｎ＋型高濃度不純物
を添加する。
第３図（ｇ）二次に、シリコン酸化膜１１０、シリコン
窒化膜１１１を除去し、多結晶シリコン層５０にｐ型不
純物を拡散し、ｐ型の拡散層１４を形成し、次いで熱酸
化を行ない、酸化膜９を形成する。次に、通常の方法に
よりトランジスタのベース領域４、エミッタ領域５を形
成し、酸化膜にコンタクト穴を開け、電極１１．１２．
１３を蒸着することにより、第３図（ｇ）に示した素子
が形成できる。（なお、第１図は、第３図（ｇ）を概略
的に示したものである。） また、第３図（ｄ）の工程の後に、第４図に示したよう
に、シリコンの等方性エツチングを行ない凸型シリコン
層の根底部にくぼみ２０１を形成する工程を行なっても
良く、この工程により多結晶シリコン層下の酸化膜のせ
り出し部は凸型シリコン層３とｎ＋型埋込層２へ向かう
方向に大きくなリ、ベース電極から拡散されるｐ＋型領
領域ｎ＋＋埋込層に接近せず、高い耐圧と小さい寄生容
量がより確実に可能となる。またベース領域と基板との
電気的分離もより容易となり小さいｎ＋＋埋込層の抵抗
を実現できる。
窒化膜１１１を除去し、多結晶シリコン層５０にｐ型不
純物を拡散し、ｐ型の拡散層１４を形成し、次いで熱酸
化を行ない、酸化膜９を形成する。次に、通常の方法に
よりトランジスタのベース領域４、エミッタ領域５を形
成し、酸化膜にコンタクト穴を開け、電極１１．１２．
１３を蒸着することにより、第３図（ｇ）に示した素子
が形成できる。（なお、第１図は、第３図（ｇ）を概略
的に示したものである。） また、第３図（ｄ）の工程の後に、第４図に示したよう
に、シリコンの等方性エツチングを行ない凸型シリコン
層の根底部にくぼみ２０１を形成する工程を行なっても
良く、この工程により多結晶シリコン層下の酸化膜のせ
り出し部は凸型シリコン層３とｎ＋型埋込層２へ向かう
方向に大きくなリ、ベース電極から拡散されるｐ＋型領
領域ｎ＋＋埋込層に接近せず、高い耐圧と小さい寄生容
量がより確実に可能となる。またベース領域と基板との
電気的分離もより容易となり小さいｎ＋＋埋込層の抵抗
を実現できる。
実施例２
第５図は、本発明における装置構造において、ベース、
エミッタ領域の凸型単結晶シリコン層のみにせり出しの
絶縁層を設けたもので、コレクタ電極取り出し部はコレ
クタ抵抗増加を防止するため絶縁層７８はせり出した構
造としない０本構造は第３図（ｄ）においてコレクタ電
極取り出し部をマスクで覆うことにより容易に実現でき
る。
エミッタ領域の凸型単結晶シリコン層のみにせり出しの
絶縁層を設けたもので、コレクタ電極取り出し部はコレ
クタ抵抗増加を防止するため絶縁層７８はせり出した構
造としない０本構造は第３図（ｄ）においてコレクタ電
極取り出し部をマスクで覆うことにより容易に実現でき
る。
実施例３
第６図は、本発明を横形バイポーラトランジスタに用い
た場合の断面構造を示しており、エミッタ、コレクタ電
極２０の電極を絶縁膜７８．８および９にはさまれた多
結晶半導体層６によってそれぞれ取り出し、多結晶半導
体層６下の絶縁層７８は、ベース領域３の単結晶半導体
層３とｎ＋＋埋込層２にせり出した構造である。これに
よってエミッタとコレクタの接合容量は低減でき、単結
晶半導体層も薄くすることが可能で、またベース抵抗も
小さくでき、高速・微細なトランジスタが実現できる。
た場合の断面構造を示しており、エミッタ、コレクタ電
極２０の電極を絶縁膜７８．８および９にはさまれた多
結晶半導体層６によってそれぞれ取り出し、多結晶半導
体層６下の絶縁層７８は、ベース領域３の単結晶半導体
層３とｎ＋＋埋込層２にせり出した構造である。これに
よってエミッタとコレクタの接合容量は低減でき、単結
晶半導体層も薄くすることが可能で、またベース抵抗も
小さくでき、高速・微細なトランジスタが実現できる。
以上の各実施例１〜３においては、その任意のいくつか
、あるいはすべての組合せを用いることができる。また
、半導体としてＧａＡｓ等の他の半導体を用いても本発
明の装置を実現できる。また各実施例でのｐ型、ｎ型の
導電型を逆に用いることができることは勿論である。
、あるいはすべての組合せを用いることができる。また
、半導体としてＧａＡｓ等の他の半導体を用いても本発
明の装置を実現できる。また各実施例でのｐ型、ｎ型の
導電型を逆に用いることができることは勿論である。
本発明によれば、高速動作、高耐圧のトランジスタおよ
び集積回路を提供することができる。また、素子の縦方
向寸法の縮小にも耐える構造であるため、素子の高速性
を一層増加させることができる。
び集積回路を提供することができる。また、素子の縦方
向寸法の縮小にも耐える構造であるため、素子の高速性
を一層増加させることができる。
第１図は本発明の半導体装置の一実施例であるバイポー
ラトランジスタの構造を示す概略断面図、第２図は従来
のバイポーラトランジスタの構造を示す断面図、第３図
（ａ）〜（ｇ）および第４図は本発明によ゛るバイポー
ラトランジスタの製造工程を示す断面図、第５図、第６
図は本発明の半導体装置の別の実施例を示す断面図であ
る。 １・・・ｐ型Ｓｉ基板 ２・・・ｎ＋＋埋込層３・
・・ｎ型Ｓｉエピタキシャル層 ４、１４．２０・・・ｐ型拡散層 ５ 、１０．６０− ｎ型拡散層 ６．５０・・・多結晶Ｓｉ層 ７．８．９．７７．７８．１０１．１０３．１０４．１
０６．１０７．１７・・・開口端部 １０８．１０９．１１０・・・酸化膜 １１、１２．１３・・・電極
ラトランジスタの構造を示す概略断面図、第２図は従来
のバイポーラトランジスタの構造を示す断面図、第３図
（ａ）〜（ｇ）および第４図は本発明によ゛るバイポー
ラトランジスタの製造工程を示す断面図、第５図、第６
図は本発明の半導体装置の別の実施例を示す断面図であ
る。 １・・・ｐ型Ｓｉ基板 ２・・・ｎ＋＋埋込層３・
・・ｎ型Ｓｉエピタキシャル層 ４、１４．２０・・・ｐ型拡散層 ５ 、１０．６０− ｎ型拡散層 ６．５０・・・多結晶Ｓｉ層 ７．８．９．７７．７８．１０１．１０３．１０４．１
０６．１０７．１７・・・開口端部 １０８．１０９．１１０・・・酸化膜 １１、１２．１３・・・電極
Claims (6)
- （１）第１導電型の半導体基板と、該基板の表面領域に
設けられた前記第１導電型と反対導電型の第２導電型の
第１領域と、前記基板表面上に設けられ、前記第１領域
上に少なくとも２箇所の開口部を有し、かつ少なくとも
１個の前記開口部の端部が前記第１領域へ向かう方向に
厚い絶縁膜と、前記少なくとも１個の開口部上に該開口
部より大きく設けられた単結晶半導体層と、前記絶縁膜
上に前記単結晶半導体層に隣接して設けられた多結晶半
導体層と、該多結晶半導体層内に設けられた第１導電型
の第２領域と、前記単結晶半導体層内に設けられ、前記
第２領域と電気的に接続する第１導電型の第３領域とを
有することを特徴とする半導体装置。 - （２）前記単結晶半導体層内に、第１導電型の第４領域
と、該第４領域の上に設けられた第２導電型の第５領域
とを有し、かつ前記第４領域は前記第３領域と電気的に
接続され、前記第１領域をコレクタ領域、前記第４領域
をベース領域、前記第２領域および第３領域をベース電
極取り出し領域、前記第５領域をエミッタ領域とし、バ
イポーラトランジスタを構成してなることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３）前記単結晶半導体層内に、第１導電型の第４領域
と、該第４領域の上に設けられた第２導電型の第５領域
とを有し、かつ前記第４領域は前記第３領域と電気的に
接続され、前記第１領域をエミッタ領域、前記第４領域
をベース領域、前記第２領域および第３領域をベース電
極取り出し領域、前記第５領域をコレクタ領域とし、バ
イポーラトランジスタを構成してなることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （４）前記コレクタ領域にコレクタ電極、前記ベース電
極取り出し領域の前記第２領域にベース電極、前記エミ
ッタ領域にエミッタ電極がそれぞれ接続されて設けてあ
ることを特徴とする特許請求の範囲第２項または第３項
記載の半導体装置。 - （５）前記第３領域が前記単結晶半導体層の両側にそれ
ぞれ１個ずつ設けてあり、該第３領域をそれぞれエミッ
タまたはコレクタ領域、前記第１領域をベース領域とし
、バイポーラトランジスタを構成してなることを特徴と
する特許請求の範囲第１項記載の半導体装置。 - （６）前記絶縁膜の開口部上に設けた第２導電型の単結
晶半導体層の１つによって前記第１領域に接続される電
極が取り出されていることを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047685A JPS61269373A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047685A JPS61269373A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269373A true JPS61269373A (ja) | 1986-11-28 |
Family
ID=14536677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047685A Pending JPS61269373A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4445345A1 (de) * | 1994-12-19 | 1996-06-27 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Bipolartransistors |
| WO1997047043A1 (en) * | 1996-06-06 | 1997-12-11 | The Whitaker Corporation | Reduced capacitance bipolar junction transistor |
-
1985
- 1985-05-24 JP JP11047685A patent/JPS61269373A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4445345A1 (de) * | 1994-12-19 | 1996-06-27 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Bipolartransistors |
| DE4445345C2 (de) * | 1994-12-19 | 2001-08-23 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Bipolartransistors |
| WO1997047043A1 (en) * | 1996-06-06 | 1997-12-11 | The Whitaker Corporation | Reduced capacitance bipolar junction transistor |
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