JPH01170042A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に係り、特に高速動作に適
した構造に関する。

〔従来の技術〕

従来の半導体装置の一例が特開昭５８−７３１５６号に
記載されている。ここに開示されている横型バイポーラ
・トランジスタは、第２図に示す断面構造を有している
。すなわち、エミッタ領域およびコレクタ領域５の電極
を絶縁膜１００上の多結晶半導体層５０により取り出し
ている。このトランジスタの構造は寄生容量が小さいた
め高速で、また活性領域を１度のホト工程で決定できる
ため素子面積が小さくなる利点を有する。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術は横型トランジスタのベー
ス幅が凸型半導体層の加工幅により決定されるため、そ
の加工精度がトランジスタ特性に強く影響を及ぼしてし
まう０本問題点は、トランジスタを高速化するために狭
いベース幅を得ようとした際に一層顕著となる。

本発明の目的は、従来の半導体装置の上述の問題点を改
善し、安定に高速動作を得ることができるバイポーラ・
トランジスタを提供することにある。

ｃ問題点を解決するための手段〕 そこで本発明では上記目的を達成するために、凸部を有
する第１導電型の半導体基板と、該基板の凸部内に設け
られた前記第１導電型と反対導電型の第２導電型の第１
領域と、前記基板の凸部以外の表面に設けられた第１の
絶縁膜と、該第１の絶縁膜上に設けられ、かつ前記基板
凸部側面に隣接して設けられた第１の単結晶もしくは多
結晶半導体層と、前記第１領域および前記第１の単結晶
もしくは多結晶半導体層に電気的に接続し前記基板凸部
内に設けられた第２導電型の第２領域と、前記第１の絶
縁膜上に設けられ、かつ前記基板凸部側面に設けられた
第２の絶縁膜に隣接して設けられ、かつ前記基板凸部の
表面近傍のコーナー部に接する第２の単結晶もしくは多
結晶半導体層と、該第２の単結晶もしくは多結晶半導体
層と電気的に接続し基板凸部のコーナー部に設けられた
第２導電型の第３領域と、前記第１および第２の単結晶
もしくは多結晶半導体層内に設けられた第２導電型の第
４領域とを有することを特徴とする。

換言すれば、凸型半導体層の側面に設けた第２導電型領
域により凸部内に設けた埋込みの第２導電型領域を取り
出し、その埋込みの第２導電型領域と凸部表面近傍のコ
ーナー部の第２導電型領域により縦型のトランジスタ構
造とする。

また、本発明の半導体装置は上記半導体基板を第２導電
型とし、前記基板表面上に設けられた第１導電型の第５
領域を有し、上記、基板凸部が第１導電型の単結晶半導
体層で、該単結晶半導体層が前記第５領域上に位置する
ように構成することもできる。

（作用〕 本構造によれば、ベース領域の幅は埋込みの拡散層およ
び表面近傍コーナー部の拡散層の形成条件（不純物の打
込み条件および拡散条件）により制御されるため、ベー
ス幅の精度が良く安定な動作が実現でき、かつ寄生容量
の低減効果と相まって高速動作を安定に実現することが
できる。

〔実施例〕

以下に、本発明の実施例を参照して詳細に説明する。

実施例１ 第１図に本発明の半導体装置の第１の実施例の断面構造
を示す０本実施例の装置は、凸型単結晶半導体層３内に
埋め込んだｐ型拡散層４、ｎ型拡散層７および凸型半導
体層３の表面近傍のコーナー部に設けたｐ型拡散層６に
より縦型動作とした構造である。埋込みのｐ型拡散層４
は、凸型半導体層３の側面に設けられたｐ型拡散層５お
よびｐ型にドープされた多結晶半導体層５０により取り
出され、またｐ型拡散層６は多結晶半導体層５０により
取り出されている。そのため寄生容量が低減でき高速動
作が得られる。また本構造のトランジスタのベース領域
７の幅は埋込みのｐ型拡散層４および表面近傍コーナー
部のｐ型拡散層６の形成条件（不純物の打込み条件およ
び拡散条件）により制御されるため、ベース幅の精度が
良く安定な動作が実現できる。さらに、本実施例ではベ
ース領域を凸型半導体層の表面より取り出しており、ｎ
型のベース領域７は埋込みのｐ型拡散層４を凸型半導体
層３の全面に設けるこ〆により、ｎ型の埋込層２と電気
的に分離することができる。それによってベース領域と
埋込みのｐ型拡散層４との接合容量が低減でき、−層の
高速化が現在できる。

なお、この際り型の埋込層２はトランジスタと基板１の
分離のためのみに用いており、ｎ型のエピタキシャル層
３が十分に厚ければ特に必要としない、また、ｎ型の埋
込拡散層２を差部電源に接続すれば、α線等の放射線照
射時に発生する電子流を吸収し、動作エラーの発生を防
止するシールド層として作用させることができ、耐放射
線性能の向上が可能となる。

第３図（ａ）〜（ｃ）は、第１図に示した第１の実施例
のバイポーラ・トランジスタの製造工程を示す断面図で
ある。以下製造工程を図番にしたがって説明する。

第３図（ａ）：ｐＰＩ：Ｉｓｉ基板１上にｎ＋型埋込拡
散層２を形成し、厚さ１μｍ、比抵抗１Ω・１程度のｎ
型Ｓｉエピタキシャル層３を成長させる。

その後、活性領域となる部分にｐ型の埋込み拡散層４お
よびｎ型拡散層７を形成する。ここで、ｎ型拡散層７は
特に必要ではなくｎ型エピタキシャル層のままでも良い
０次いで、全面にシリコン酸化膜２０１．シリコン酸化
膜以外の絶縁膜、例えばシリコン窒化膜（ＳｉｓＮａ）
２０２、およびシリコン酸化膜２０３を堆積し、パター
ンニングしてトランジスタの活性部分のみ３層２０１　
、２０２および２０３を残す、その後、３層絶縁膜２０
１゜２０２および２０３をマスクとしてシリコン・エビ
タキャル層を深さ０．５　　μｍ程度エツチングして活
性部分が凸型になるようにする０次いで、熱酸化してシ
リコン酸化膜２０４を形成後、シリコン窒化膜（Ｓｉｇ
Ｎ４）を全面に堆積し、選択エツチングにより凸型シリ
コン層の側面にのみシリコン窒化膜２０５を残す。ここ
で、酸化膜２０４は酸化膜２０１に比べて２〜３倍程度
厚く形成する。

第３図（ｂ）：熱酸化して、酸化膜２１０を形成する。

その後シリコン窒化膜２０５を除去する。

次いでマスクを用いて、シリコン窒化膜２０２をサイド
エッチして酸化膜２０１に相当する厚さ分だけ酸化膜エ
ツチングを行ない、凸型シリコン層の表面近傍のコーナ
ー部に開口部３０１を形成する。その後マスクを用いて
凸型シリコン層側面の酸化膜をエツチングして開口部３
０２を形成する。

第３図（Ｃ）：全面に多結晶シリコン層を形成し、パタ
ーンニングして、エピタキシャル層凸部の開口部３０１
および３０２のみ多結晶シリコン層５０と接するように
する０次いで、多結晶シリコン層５０にｐ型不純物を注
入、拡散し、ｐ型の拡散層５および６を形成する。ここ
で、凸部側面に接続した多結晶シリコン層から拡散して
形成したｐ型の拡散層５は埋込みのＰ型拡散Ｍ４と電気
的に接続され、また凸部表面近傍のコーナー部に接続し
た多結晶シリコン層から拡散して形成したｐ型の拡散層
６は埋込みのｐ型拡散層４から離れてその間にｎ型のベ
ース領域７が形成される。

その後、シリコン酸化１１１２０３を除去し、熱酸化を
行ない、酸化膜１１０を形成する０次いで、凸部表面に
ｎ型の拡散層８を形成し、酸化膜にコンタクト穴を開け
、電極１１，１２．１３を形成することにより第１図に
示した素子が形成できる。

以上が本発明の第１の実施例とその製造方法であるが、
かかる製法によれば、１度のホトマスク工程により素子
の分離領域から電極形成まで全て自己整合的に形成でき
る。また、ｐ型の拡散層６の領域はシリコン窒化膜のサ
イドエッチ量で決定され、そのため０．１　μｍ程度の
微細な領域を精度良く形成することができる。

以上が本発明の主要な部分であるが１本発明の構造を製
作する他の方法の一部を第４図に示す。

第３図（ａ）の途中までと同様の工程によりシリコン・
エピタキシャル層をエツチングの後、マスクを用いた２
度の熱酸化工程もしくは熱酸化とエツチングによる酸化
膜の薄膜化工程によりシリコン酸化膜２０６および２０
７を形成する。ここで。

酸化膜２０７は酸化膜２０１とほぼ等しい膜厚で、また
酸化膜２０６は酸化膜２０１の２−３倍の膜厚とする１
次いで、凸型シリコン層側面へのシリコン窒化膜２０５
の形成、熱酸化による酸化膜の形成、シリコン窒化膜２
０５の除去、マスクを用いたシリコン窒化膜２０２のサ
イドエッチの後。

酸化膜２０１に相当する厚さ分だけ酸化膜エツチングを
行ない、第３図（ｂ）同様の開口部３０１゜３０２が形
成できる。その後、第３図に示したと同様の工程により
第１図に示した素子が形成でき番。

実施例２ 第５図はベース領域をｎ型の埋込拡散層２により取り出
した場合の断面構造を示している。これによって活性領
域を小さくでき、ｐ型の埋込拡散層４が微細になるため
寄生容量が低減できる。

以上の各実施例において、その任意のいくつか、あるい
はすべてを組合せて用いることができる。

また、半導体としてＧａＡｓ等の他の半導体を用いても
本発明の装置を実現できる。また、各実施例でのｐ型、
ｎ型の導電型を逆に用いることができるのは勿論である
。

〔発明の効果〕

本発明によれば、安定に高速動作を実現するトランジス
タおよび集積回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例であるバイポー
ラトランジスタの構造を示す断面図、第２図は従来のバ
イポーラトランジスタの構造を示す断面図、第３図（ａ
）〜（ｃ）および第４図は本発明によるバイポーラトラ
ンジスタの製造工程を示す断面図、第β図は本発明の半
導体装置の別の実施例を示す断面図である。 １・・・ｐ型Ｓｉ基板、２・・・ｎ◆型埋込層、３・・
・ｎ型エピタキシャル層、４，５．６・・・ｐ型拡散層
、７゜８・・・ｎ型拡散層、５０・・・多結晶Ｓｉ層、
１００゜１１０．１２０，１３０，１４０，２０１，２
０３゜２０４．２０６，２０７，２１０・・・酸化膜、
２０２゜２０５・・・シリコン窒化膜、３０１，３０２
・・・開口部、１１，１２，１３，２１，２２，３１．
３２・・・電極。 第　ｌ　口 ′＄２−Ｉ！１

Claims (1)

【特許請求の範囲】
1. １、凸部を有する第１導電型の半導体基板と、該基板の
   凸部内に設けられた前記第１導電型と反対導電型の第２
   導電型の第１領域と、前記基板の凸部以外の表面に設け
   られた第１の絶縁膜と、該第１の絶縁膜上に設けられ、
   かつ前記基板凸部側面に隣接して設けられた第１の単結
   晶もしくは多結晶半導体層と、前記第１領域および前記
   第１の単結晶もしくは多結晶半導体層に電気的に接続し
   前記基板凸部内に設けられた第２導電型の第２領域と、
   前記第１の絶縁膜上に設けられ、かつ前記基板凸部側面
   に設けられた第２の絶縁膜に隣接して設けられ、かつ前
   記基板凸部の表面近傍のコーナー部に接する第２の単結
   晶もしくは多結晶半導体層と、該第２の単結晶もしくは
   多結晶半導体層と電気的に接続し基板凸部のコーナー部
   に設けられた第２導電型の第３領域と、前記第１および
   第２の単結晶もしくは多結晶半導体層内に設けられた第
   ２導電型の第４領域とを有することを特徴とする半導体
   装置。