JPS63293858A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63293858A JPS63293858A JP62130116A JP13011687A JPS63293858A JP S63293858 A JPS63293858 A JP S63293858A JP 62130116 A JP62130116 A JP 62130116A JP 13011687 A JP13011687 A JP 13011687A JP S63293858 A JPS63293858 A JP S63293858A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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- 239000011229 interlayer Substances 0.000 claims abstract description 6
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体記憶装置の高集積化を実現させるためには、配線
パターンの単純化、多層化によりメモリセルの面積縮小
化か図られる。
パターンの単純化、多層化によりメモリセルの面積縮小
化か図られる。
従来の半導体装置は、例えば完全ＣＭＯ３型のＳＲＡＭ
セルのようにＰチャネルトランジスタのＰ型拡散領域と
ＮチャネルトランジスタのＮ型多結晶シリコン層からな
るゲート電極との接続個所においては、Ｐ型拡散領域と
Ｎ型多結晶シリコン層の間にアルミニウム配線を介在さ
せて接続していた。
セルのようにＰチャネルトランジスタのＰ型拡散領域と
ＮチャネルトランジスタのＮ型多結晶シリコン層からな
るゲート電極との接続個所においては、Ｐ型拡散領域と
Ｎ型多結晶シリコン層の間にアルミニウム配線を介在さ
せて接続していた。
上述した従来の半導体装置は、Ｐ型拡散領域とＮ型多結
晶シリコン層との間にアルミニウム配線を介在させて接
続しているため、この接続配線用のアルミニウム配線パ
ターンが必要となり、他のアルミニウムの配線との相互
関係で配線パターンの自由度が少なくなり、更に各接続
個所での設計上のマージンが必要となる等の原因により
、微細化を妨げているという問題点がある。
晶シリコン層との間にアルミニウム配線を介在させて接
続しているため、この接続配線用のアルミニウム配線パ
ターンが必要となり、他のアルミニウムの配線との相互
関係で配線パターンの自由度が少なくなり、更に各接続
個所での設計上のマージンが必要となる等の原因により
、微細化を妨げているという問題点がある。
本発明の目的は、Ｐ型（又はＮ型）拡散領域とＮ型（又
はＰ型）不純物を含む配線層との接続を簡素化し、微細
化に適した半導体装置の製造方法を提供することにある
。
はＰ型）不純物を含む配線層との接続を簡素化し、微細
化に適した半導体装置の製造方法を提供することにある
。
本発明の半導体装置の製造方法は、−導電型半導体基板
の主表面に逆導電型のウェルを形成し該ウェルを含む前
記半導体基板表面にフィールド絶縁膜を選択的に形成し
て前記ウェルの表面と前記ウェル以外の領域の表面のそ
れぞれに素子形成領域を区画する工程と、前記それぞれ
の素子形成領域の表面にゲート絶縁膜を形成する工程と
、前記ゲート絶縁膜を含む表面に第１の多結晶シリコン
層を堆積し選択的にエツチングして前記ゲート絶縁膜上
のゲート電極および該ゲート電極と接続し前記フィール
ド絶縁膜上に延在する配線を形成する工程と、前記ゲー
ト電極およびフィールド絶縁膜をマスクとして前記それ
ぞれの素子形成領域に不純物を導入して前記それぞれの
素子形成領域と反対導電型の拡散領域を設けてＮチャネ
ル型とＰチャネル型のＭＯＳトランジスタを形成する工
程と、前記ゲート電極を含む表面に眉間絶縁膜を形成す
る工程と、前記層間絶縁膜を選択的にエツチングして前
記ＭＯＳトランジスタのいずれか一方の型のトランジス
タの前記配線のコンタクト用開口部と他方の型のトラン
ジスタの拡散領域のコンタクト用開口部を設ける工程と
、前記それぞれの開口部を含む表面に前記拡散領域と同
一導電型の不純物をドープした多結晶シリコン層を設け
選択的にエツチングして前記一方の型のトランジスタの
前記配線および前記他方のトランジスタの拡散領域とコ
ンタクトする電極配線を形成する工程とを含んで構成さ
れる。
の主表面に逆導電型のウェルを形成し該ウェルを含む前
記半導体基板表面にフィールド絶縁膜を選択的に形成し
て前記ウェルの表面と前記ウェル以外の領域の表面のそ
れぞれに素子形成領域を区画する工程と、前記それぞれ
の素子形成領域の表面にゲート絶縁膜を形成する工程と
、前記ゲート絶縁膜を含む表面に第１の多結晶シリコン
層を堆積し選択的にエツチングして前記ゲート絶縁膜上
のゲート電極および該ゲート電極と接続し前記フィール
ド絶縁膜上に延在する配線を形成する工程と、前記ゲー
ト電極およびフィールド絶縁膜をマスクとして前記それ
ぞれの素子形成領域に不純物を導入して前記それぞれの
素子形成領域と反対導電型の拡散領域を設けてＮチャネ
ル型とＰチャネル型のＭＯＳトランジスタを形成する工
程と、前記ゲート電極を含む表面に眉間絶縁膜を形成す
る工程と、前記層間絶縁膜を選択的にエツチングして前
記ＭＯＳトランジスタのいずれか一方の型のトランジス
タの前記配線のコンタクト用開口部と他方の型のトラン
ジスタの拡散領域のコンタクト用開口部を設ける工程と
、前記それぞれの開口部を含む表面に前記拡散領域と同
一導電型の不純物をドープした多結晶シリコン層を設け
選択的にエツチングして前記一方の型のトランジスタの
前記配線および前記他方のトランジスタの拡散領域とコ
ンタクトする電極配線を形成する工程とを含んで構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１の
主表面にＮ型ウェル２を形成し、Ｎ型ウェル２を含むＰ
型半導体基板１の表面に素子分離用のフィールド絶縁膜
３を選択的に形成してＮ型ウェル２の表面とＮ型ウェル
２以外の領域の表面のそれぞれに素子形成領域を区画す
る０次に、前記それぞれの素子形成領域の表面にゲート
絶縁膜４を形成する０次に、全面に多結晶シリコン層を
堆積し選択的にエツチングしてＮ型ウェル２のゲート絶
縁膜４の上のゲート電極５とＮ型ウェル２以外の前記素
子形成領域のゲート絶縁膜４の上のゲート電極および該
ゲート電極と接続してフィールド絶縁膜３の上に延在す
る配線（以後ゲート電極配線と記す）６を形成する０次
に、Ｎウェル２以外の領域をホトレジスト膜（図示せず
）で被覆しゲート電極５およびフィールド絶縁膜３をマ
スクとしてＮ型ウェル２の前記素子形成領域にのみ不純
物をイオン注入してＰ型拡散領域７を形成してＰチャネ
ル型ＭＯＳトランジスタを設け、前記ホトレジスト膜を
除去する０次に、同様の工程でＮウェル２以外の前記素
子形成領域にＮ型拡散領域を形成してＮチャネル型ＭＯ
Ｓトランジスタを設ける（図示せず）。
主表面にＮ型ウェル２を形成し、Ｎ型ウェル２を含むＰ
型半導体基板１の表面に素子分離用のフィールド絶縁膜
３を選択的に形成してＮ型ウェル２の表面とＮ型ウェル
２以外の領域の表面のそれぞれに素子形成領域を区画す
る０次に、前記それぞれの素子形成領域の表面にゲート
絶縁膜４を形成する０次に、全面に多結晶シリコン層を
堆積し選択的にエツチングしてＮ型ウェル２のゲート絶
縁膜４の上のゲート電極５とＮ型ウェル２以外の前記素
子形成領域のゲート絶縁膜４の上のゲート電極および該
ゲート電極と接続してフィールド絶縁膜３の上に延在す
る配線（以後ゲート電極配線と記す）６を形成する０次
に、Ｎウェル２以外の領域をホトレジスト膜（図示せず
）で被覆しゲート電極５およびフィールド絶縁膜３をマ
スクとしてＮ型ウェル２の前記素子形成領域にのみ不純
物をイオン注入してＰ型拡散領域７を形成してＰチャネ
ル型ＭＯＳトランジスタを設け、前記ホトレジスト膜を
除去する０次に、同様の工程でＮウェル２以外の前記素
子形成領域にＮ型拡散領域を形成してＮチャネル型ＭＯ
Ｓトランジスタを設ける（図示せず）。
次に、第１図（ｂ）に示すように、全面にシリコン酸化
膜等の層間絶縁膜８を０．６μｍの膜厚に形成し、選択
的にエツチングしてＰ型拡散領域７のコンタクト用およ
びゲート電極配線６のコンタクト用開口部９を設ける。
膜等の層間絶縁膜８を０．６μｍの膜厚に形成し、選択
的にエツチングしてＰ型拡散領域７のコンタクト用およ
びゲート電極配線６のコンタクト用開口部９を設ける。
次に、第１図（Ｃ）に示すように、全面にＰ＋型不純物
をドープした多結晶シリコン層を堆積し、これを選択的
にエツチングしてＰ型拡散領域７およびゲート電極配線
６とコンタクトする電極配線１０を形成する。ここで、
Ｎ型のゲート電極配線６とＰ＋型の電極配線１０とのコ
ンタクト部分で弱いＰＮ接合を形成することがあるが回
路上順方向電流の流れる向きにＰＮ接合を形成すれば良
い。また、ゲート電極配線６および電極配線１０を構成
する多結晶シリコン層の不純物濃度を約Ｉ Ｘ １０Ｉ
８ｃｍ−’ 〜Ｉ Ｘ １０２θｃｍ−’とするとＰＮ
接合は不明確となり方向性を無くすことができる。
をドープした多結晶シリコン層を堆積し、これを選択的
にエツチングしてＰ型拡散領域７およびゲート電極配線
６とコンタクトする電極配線１０を形成する。ここで、
Ｎ型のゲート電極配線６とＰ＋型の電極配線１０とのコ
ンタクト部分で弱いＰＮ接合を形成することがあるが回
路上順方向電流の流れる向きにＰＮ接合を形成すれば良
い。また、ゲート電極配線６および電極配線１０を構成
する多結晶シリコン層の不純物濃度を約Ｉ Ｘ １０Ｉ
８ｃｍ−’ 〜Ｉ Ｘ １０２θｃｍ−’とするとＰＮ
接合は不明確となり方向性を無くすことができる。
以上説明したように、本発明は、Ｐ１型多結晶シリコン
層を介してＮ型（又はＰ型）多結晶シリコン層からなる
ゲート電極配線とＰ型（又はＮ型）拡散層を接続するこ
とにより、従来、このコンタクトに必要であったアルミ
ニウム配線パターンを無くすことができ、他のアルミニ
ウム配線との相互関係で制限されていた配線パターンの
自由度が増し、それに付随した設計上のマージンを無く
すことができるため、半導体素子の微細化が可能となる
効果を有する。
層を介してＮ型（又はＰ型）多結晶シリコン層からなる
ゲート電極配線とＰ型（又はＮ型）拡散層を接続するこ
とにより、従来、このコンタクトに必要であったアルミ
ニウム配線パターンを無くすことができ、他のアルミニ
ウム配線との相互関係で制限されていた配線パターンの
自由度が増し、それに付随した設計上のマージンを無く
すことができるため、半導体素子の微細化が可能となる
効果を有する。
第１図は本発明の一実施例を説明するための工程順に示
した半導体装置の断面図である。 １・・・Ｐ型半導体基板、２・・、・Ｎ型ウェル、３・
・・フィールド絶縁膜、４・・・ゲート絶縁膜、５・・
・ゲート電極、６・・・ゲート電極配線、７・・・Ｐ型
拡散領域、８・・・層間絶縁膜、９・・・開口部、１０
・・・電極配線。 ・／Ｔ。
した半導体装置の断面図である。 １・・・Ｐ型半導体基板、２・・、・Ｎ型ウェル、３・
・・フィールド絶縁膜、４・・・ゲート絶縁膜、５・・
・ゲート電極、６・・・ゲート電極配線、７・・・Ｐ型
拡散領域、８・・・層間絶縁膜、９・・・開口部、１０
・・・電極配線。 ・／Ｔ。
Claims (1)
- 一導電型半導体基板の主表面に逆導電型のウェルを形
成し該ウェルを含む前記半導体基板表面にフィールド絶
縁膜を選択的に形成して前記ウェルの表面と前記ウェル
以外の領域の表面のそれぞれに素子形成領域を区画する
工程と、前記それぞれの素子形成領域の表面にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜を含む表面に
第１の多結晶シリコン層を堆積し選択的にエッチングし
て前記ゲート絶縁膜上のゲート電極および該ゲート電極
と接続し前記フィールド絶縁膜上に延在する配線を形成
する工程と、前記ゲート電極およびフィールド絶縁膜を
マスクとして前記それぞれの素子形成領域に不純物を導
入して前記それぞれの素子形成領域と反対導電型の拡散
領域を設けてＮチャネル型とＰチャネル型のＭＯＳトラ
ンジスタを形成する工程と、前記ゲート電極を含む表面
に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択
的にエッチングして前記ＭＯＳトランジスタのいずれか
一方の型のトランジスタの前記配線のコンタクト用開口
部と他方の型のトランジスタの拡散領域のコンタクト用
開口部を設ける工程と、前記それぞれの開口部を含む表
面に前記拡散領域と同一導電型の不純物をドープした多
結晶シリコン層を設け選択的にエッチングして前記一方
の型のトランジスタの前記配線および前記他方のトラン
ジスタの拡散領域とコンタクトする電極配線を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130116A JPH0732192B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130116A JPH0732192B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63293858A true JPS63293858A (ja) | 1988-11-30 |
| JPH0732192B2 JPH0732192B2 (ja) | 1995-04-10 |
Family
ID=15026331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130116A Expired - Lifetime JPH0732192B2 (ja) | 1987-05-26 | 1987-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732192B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814541A (en) * | 1987-12-04 | 1998-09-29 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567450A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Semiconductor device |
| JPS57113285A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Semiconductor device |
| JPS59205750A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPS6231155A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | 半導体装置 |
-
1987
- 1987-05-26 JP JP62130116A patent/JPH0732192B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567450A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Semiconductor device |
| JPS57113285A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Semiconductor device |
| JPS59205750A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体装置の製造方法 |
| JPS6231155A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814541A (en) * | 1987-12-04 | 1998-09-29 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732192B2 (ja) | 1995-04-10 |
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