JPS6231155A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6231155A JPS6231155A JP60170707A JP17070785A JPS6231155A JP S6231155 A JPS6231155 A JP S6231155A JP 60170707 A JP60170707 A JP 60170707A JP 17070785 A JP17070785 A JP 17070785A JP S6231155 A JPS6231155 A JP S6231155A
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- Japan
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- semiconductor device
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- insulating film
- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特ＫＣＭＯ８）ランジスタ
からなるフリップフロップ回路を用いたスタティック型
ＲＡＭを含む半導体装置に関する。
からなるフリップフロップ回路を用いたスタティック型
ＲＡＭを含む半導体装置に関する。
従来、この種の半導体装置は、第４図に示すように、Ｎ
型シリコンの基板５０１の主面側に７リツプ７０ツブを
構成する一対のＰチャネル型のトランジスタＰｉ、Ｐ２
のソース、ドレイン用のＰ＋型拡散領域５０２，５０３
，５０４．５０５がそれぞれ形成されている。
型シリコンの基板５０１の主面側に７リツプ７０ツブを
構成する一対のＰチャネル型のトランジスタＰｉ、Ｐ２
のソース、ドレイン用のＰ＋型拡散領域５０２，５０３
，５０４．５０５がそれぞれ形成されている。
又、基板５０１の主面側に形成された、Ｐウェル領域（
図示せず）には、フリップフロップを構成する一対のＮ
チャネル型のトランジスタＮｌ。
図示せず）には、フリップフロップを構成する一対のＮ
チャネル型のトランジスタＮｌ。
Ｎ２およびフリップフロップ回路の書込み読出し用のト
ランジスタＮ３．Ｎ４のソース、ドレイン用のＮ＋型拡
散領域５０６，５０７，５０８，５０９，５１０゜５１
１ がそれぞれ形成されている。
ランジスタＮ３．Ｎ４のソース、ドレイン用のＮ＋型拡
散領域５０６，５０７，５０８，５０９，５１０゜５１
１ がそれぞれ形成されている。
トランジスタＰ１のドレイン領域５０３はコンタクト５
１４，５１５．５１６を介して、トランジスタＮＺのド
レイン領域５０７、およびトランジスタＰ２．Ｎ２のゲ
ート電極とそれにつながる多結晶シリコン層５１３とア
ルミニュウム配線５２０で接続されている。
１４，５１５．５１６を介して、トランジスタＮＺのド
レイン領域５０７、およびトランジスタＰ２．Ｎ２のゲ
ート電極とそれにつながる多結晶シリコン層５１３とア
ルミニュウム配線５２０で接続されている。
トランジスタＰ２のドレイン領域５０５！ｄコンタクト
５１７，５１８．５１９を介して、トランジスタＮ２の
ドレイン領域５０９、およびトランジスタＰｉ、Ｎｌの
ゲート電極とそれにつながる多結晶シリコン層５１２と
、アルミメソム配線５２１で接続されている。
５１７，５１８．５１９を介して、トランジスタＮ２の
ドレイン領域５０９、およびトランジスタＰｉ、Ｎｌの
ゲート電極とそれにつながる多結晶シリコン層５１２と
、アルミメソム配線５２１で接続されている。
さらに、トランジスタＰＩ、Ｐ２のソース領域５０２．
５０４はＰ＋型拡散層領域５２２から成−るＶＤＤ配線
に接続され、トランジスタＮｌ、 Ｎ２のソース領域５
０６ 、５０８はコンタクト５２３．５２４を介してア
ルミニーラム配線５２５．５２６から成２接地線に接続
されている。
５０４はＰ＋型拡散層領域５２２から成−るＶＤＤ配線
に接続され、トランジスタＮｌ、 Ｎ２のソース領域５
０６ 、５０８はコンタクト５２３．５２４を介してア
ルミニーラム配線５２５．５２６から成２接地線に接続
されている。
多結晶シリコン層５３１を各ゲート電極とする、一対の
書込み読出し用のへチャネル型のトランジスタＮ３．Ｎ
４のドレイン領域５１０．５１１は、それぞれコンタク
） ５２７．５２８を介して、アルミニュウム配線５２
９．５３０から成るディジット線に接続されている。
書込み読出し用のへチャネル型のトランジスタＮ３．Ｎ
４のドレイン領域５１０．５１１は、それぞれコンタク
） ５２７．５２８を介して、アルミニュウム配線５２
９．５３０から成るディジット線に接続されている。
このように、１ビット分のメモリセルが構成される。
第５図は第４図に示す従来の半導体装置の等価回路図で
ある。
ある。
第６図は、第４図に示す従来の半導体装置のＣ−Ｃ′線
断面図である。
断面図である。
第６図に示す断面は第５図に示す節点部Ａを含み、第６
図において、５３２はＰウェル領域を、５３３はＮチャ
ネル側フィールド部のチャネルストッパ用Ｐ＋領域を示
し、５３４は選択酸化法により形成された厚いフィール
ド酸化膜、５３５はゲート酸化膜、５３６は気相成長法
によ層形成されたリンガラス層である。
図において、５３２はＰウェル領域を、５３３はＮチャ
ネル側フィールド部のチャネルストッパ用Ｐ＋領域を示
し、５３４は選択酸化法により形成された厚いフィール
ド酸化膜、５３５はゲート酸化膜、５３６は気相成長法
によ層形成されたリンガラス層である。
上述した従来の半導体装置は、節点部Ａの容量ハ、主に
トランジスタＰｉ、Ｎｌのドレイン拡散層容量、及びト
ランジスタＰ２．Ｎ２のゲート電極容量で決定され、同
様に、節点部Ｂの容量は主にトランジスタＰ２．Ｎ２の
ドレイン拡散層容量、及びトランジスタＰｉ、Ｎｌのゲ
ート電極容ｌで決定される。
トランジスタＰｉ、Ｎｌのドレイン拡散層容量、及びト
ランジスタＰ２．Ｎ２のゲート電極容量で決定され、同
様に、節点部Ｂの容量は主にトランジスタＰ２．Ｎ２の
ドレイン拡散層容量、及びトランジスタＰｉ、Ｎｌのゲ
ート電極容ｌで決定される。
ところで、放射線が節点部人又は節点部Ｂに入射すると
、放射線の影響に敏感な領域であるオフ状態にあるＭＯ
Ｓ）ランジスタの空乏層領域、すなわち、逆バイアス状
態になっているＰＮ接合部では、放射線によりで発生し
たエネルギーによって生じた電子−正孔対が空乏層領域
の電界に引きつけられ、節点部容量を充電する。
、放射線の影響に敏感な領域であるオフ状態にあるＭＯ
Ｓ）ランジスタの空乏層領域、すなわち、逆バイアス状
態になっているＰＮ接合部では、放射線によりで発生し
たエネルギーによって生じた電子−正孔対が空乏層領域
の電界に引きつけられ、節点部容量を充電する。
節点部容量の充電による電位上昇がメモリセルのフリッ
プフロップを反転させるのに必要な値以上に達すれば誤
動作を生じる。
プフロップを反転させるのに必要な値以上に達すれば誤
動作を生じる。
従来の半導体装置では、特に上記誤動作対策はなされて
いない。これは、ＣＭＯ８構造そのものが、ＮＭＯ８に
比べて、不純物濃度の高い基板やウェル構造を使用して
いるため、拡散層容量が大きいのと、空乏層幅が小さい
ため、誤動作率がそれほど問題になっていなかったから
である。
いない。これは、ＣＭＯ８構造そのものが、ＮＭＯ８に
比べて、不純物濃度の高い基板やウェル構造を使用して
いるため、拡散層容量が大きいのと、空乏層幅が小さい
ため、誤動作率がそれほど問題になっていなかったから
である。
しかし、集積度向上に伴ない、節点部の拡散層面積が減
少することによって、節点部の容量不足に起因する誤動
作が発生するという欠点がある。
少することによって、節点部の容量不足に起因する誤動
作が発生するという欠点がある。
本発明の目的は、誤動作の発生を防止できる半導体装置
を提供することにある。
を提供することにある。
本発明の半導体装置は、−導電型半導体基板に形成され
たＣＭＯＳ型トランジスタから成るフリップフロップ回
路を用いたスタティック型ＲＡＭを含む半導体装置にお
いて、前記ＣＭＯＳ型トランジスタのドレイン領域とフ
ィールド領域との間に、ゲート領域に延在して形成され
た絶縁膜と、該絶縁膜に設けられゲート電極と接続する
導体層とを設け、前記絶縁膜を誘電体とし前記導体層を
一方の電極とし前記半導体基板もしくは反対導電型ウェ
ルを他方の電極とする容量を設けて構成される。
たＣＭＯＳ型トランジスタから成るフリップフロップ回
路を用いたスタティック型ＲＡＭを含む半導体装置にお
いて、前記ＣＭＯＳ型トランジスタのドレイン領域とフ
ィールド領域との間に、ゲート領域に延在して形成され
た絶縁膜と、該絶縁膜に設けられゲート電極と接続する
導体層とを設け、前記絶縁膜を誘電体とし前記導体層を
一方の電極とし前記半導体基板もしくは反対導電型ウェ
ルを他方の電極とする容量を設けて構成される。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図、第２図は第１図に
示す半導体装置のＤ−Ｄ’線断面図である。
示す半導体装置のＤ−Ｄ’線断面図である。
第１図および第２図に示すように、本実施例はＮ型シリ
コンの基板１０１に形成されたＣＭＯＳ型のトランジス
タＦｉｌ、ＮｉｌおよびＰＩ３゜Ｎ１２から成るフリッ
プフロップ回路を用いたスタティック型ＲＡＭを含む半
導体装置において、トランジスタＰ１１．Ｎ１１および
ＰＩ３．Ｎ１２のドレイン領域とフィールド領域との間
に、ゲート領域に延在して形成された絶縁＃１４１およ
び１４３と、絶縁膜１４１および１４３に設けられゲー
ト電極とそれにつながる多結晶シリコンの導体層１１２
および１１３とを設け、絶縁膜１４１および１４３を誘
電体とし導体層１１２および１１３を一方の電極とし基
板１０１もしくはＰウェル領域１３２を他方の電極とす
る容量を設けて構成される。
コンの基板１０１に形成されたＣＭＯＳ型のトランジス
タＦｉｌ、ＮｉｌおよびＰＩ３゜Ｎ１２から成るフリッ
プフロップ回路を用いたスタティック型ＲＡＭを含む半
導体装置において、トランジスタＰ１１．Ｎ１１および
ＰＩ３．Ｎ１２のドレイン領域とフィールド領域との間
に、ゲート領域に延在して形成された絶縁＃１４１およ
び１４３と、絶縁膜１４１および１４３に設けられゲー
ト電極とそれにつながる多結晶シリコンの導体層１１２
および１１３とを設け、絶縁膜１４１および１４３を誘
電体とし導体層１１２および１１３を一方の電極とし基
板１０１もしくはＰウェル領域１３２を他方の電極とす
る容量を設けて構成される。
本発明の半導体装置が従来品と異なるのは、フリップフ
ロップ回路の節点部人のトランジスタＰ１１およびトラ
ンジスタＮｉｌのドレイン領域１０３．１０７と厚い絶
縁膜を有するフィールド領域１３４の間に、節点部容量
用の薄い絶縁膜１４１を設けたことである。。
ロップ回路の節点部人のトランジスタＰ１１およびトラ
ンジスタＮｉｌのドレイン領域１０３．１０７と厚い絶
縁膜を有するフィールド領域１３４の間に、節点部容量
用の薄い絶縁膜１４１を設けたことである。。
同様に、節点部ＢのトランジスタＰ１２およびトランジ
スタＮ１２のドレイン領域１０５．１０９と厚い絶縁膜
を有するフィールド領域の間に、薄い絶縁膜１４３を設
けたことである。
スタＮ１２のドレイン領域１０５．１０９と厚い絶縁膜
を有するフィールド領域の間に、薄い絶縁膜１４３を設
けたことである。
これによシ、ゲート電極とそれにつながる導体層１１２
，１１３と基板１０１または基板１０１とは異なる導電
型のＰウェル領域１３２との間に、絶縁膜１４１．１４
３をはさむような容量部が構成されることになり、従来
より節点部容量が増加するのである。
，１１３と基板１０１または基板１０１とは異なる導電
型のＰウェル領域１３２との間に、絶縁膜１４１．１４
３をはさむような容量部が構成されることになり、従来
より節点部容量が増加するのである。
又、高集積化に伴いゲート絶縁膜の薄膜化が進んでいる
ため、通常、単位面積当りの容量値は、ゲート電極２基
板間の容量が拡散層などの容量に比べて大きいために、
メモリセル面積の増加に対して節点部容量を効率良く増
加させることができ、放射線粒子によるシングルイベン
トソフトエラーに対して強化された構造になる。
ため、通常、単位面積当りの容量値は、ゲート電極２基
板間の容量が拡散層などの容量に比べて大きいために、
メモリセル面積の増加に対して節点部容量を効率良く増
加させることができ、放射線粒子によるシングルイベン
トソフトエラーに対して強化された構造になる。
次に、第１図に示す半導体装置の製造方法を、第３図（
ａ）〜（ｃ）図を参照して説明する。
ａ）〜（ｃ）図を参照して説明する。
第３図（ａ）に示すように、基板１０１の主面側に周知
の選択的拡散法によ、ＱＰウェル領域１３２を形成した
後２周知のイオン注入法及び選択酸化法によシ、厚いフ
ィールド酸化膜１３４を形成すると同時に、Ｎチャネル
側フィールド醒化膜下部にはチャネルストッパ用のＰ＋
領域１３３を形成した後、ゲート酸化膜１３５及び節点
部容量用酸化膜の絶縁膜１４１を熱酸化法で形成する。
の選択的拡散法によ、ＱＰウェル領域１３２を形成した
後２周知のイオン注入法及び選択酸化法によシ、厚いフ
ィールド酸化膜１３４を形成すると同時に、Ｎチャネル
側フィールド醒化膜下部にはチャネルストッパ用のＰ＋
領域１３３を形成した後、ゲート酸化膜１３５及び節点
部容量用酸化膜の絶縁膜１４１を熱酸化法で形成する。
そして多結晶シリコン層を気相成長法によ層形成し、熱
拡散法によシリンをドープした後、周知のフォトエツチ
ング法でパターニングすることにより、多結晶シリコン
ゲート電極１３１及び節点部容量電極用多結晶シリコン
層の導体層１１２．１１３を形成し、次いで多結晶シリ
コン層をマスクとして、薄いゲート酸化膜をエツチング
除去する。
拡散法によシリンをドープした後、周知のフォトエツチ
ング法でパターニングすることにより、多結晶シリコン
ゲート電極１３１及び節点部容量電極用多結晶シリコン
層の導体層１１２．１１３を形成し、次いで多結晶シリ
コン層をマスクとして、薄いゲート酸化膜をエツチング
除去する。
次に、第３図（ｂ）に示すように、周知の方法によシフ
オドレジスト１５１をマスクトシて、Ｎチャネル側ソー
ス・ドレイン領域１０７．１１０形成のための砒素のイ
オン注入を行なう。
オドレジスト１５１をマスクトシて、Ｎチャネル側ソー
ス・ドレイン領域１０７．１１０形成のための砒素のイ
オン注入を行なう。
次に、第３図（Ｃ）に示すように、フォトレジスト１５
１を除去し注入された砒素イオンの熱処理及び熱拡散を
行なりな後、フォトレジスト１５２を新しくつけ直し、
これをマスクとしてＰチャネル側ソース・ドレイ／領域
１０３を形成するためのホウ素のイオン注入を行なう。
１を除去し注入された砒素イオンの熱処理及び熱拡散を
行なりな後、フォトレジスト１５２を新しくつけ直し、
これをマスクとしてＰチャネル側ソース・ドレイ／領域
１０３を形成するためのホウ素のイオン注入を行なう。
フォトレジスト１５２を除去し、熱処理及び熱拡散を行
う。
う。
次に、通常の方法に従って、第２図に示すように、リン
ガラス層１３６を気相成長法により表面上全体に被着し
、コンタク） １１４，１１５，１１６を形成し、アル
ミ経ム配線１２０を施す。
ガラス層１３６を気相成長法により表面上全体に被着し
、コンタク） １１４，１１５，１１６を形成し、アル
ミ経ム配線１２０を施す。
トランジスタ用のゲート絶縁膜の膜厚と、節点部容量用
の薄い絶縁膜の膜厚とを同じにしなくても良い。
の薄い絶縁膜の膜厚とを同じにしなくても良い。
以上説明したように本発明の半導体装置は、特に製造工
程を複雑にすることなく、スタティック型ＲＡＭのメモ
リセルにおける節点部容量を従来より効率よく増加する
ことにより、放射線の影響。
程を複雑にすることなく、スタティック型ＲＡＭのメモ
リセルにおける節点部容量を従来より効率よく増加する
ことにより、放射線の影響。
によるメモリセルデータの反転を防止できるという効果
がある。
がある。
第１図は本発明の一実施例の平面図、第２図は第１図に
示す半導体装置のＤ −Ｄ’線断面図、第３図（ａ）〜
（Ｃ）は第１図に示す半導体装置の各製造工程における
断面図、第４図は従来の半導体装置の一例の平面図、第
５図は第４図に示す半導体装置の等価回路図、第６図は
第４図に示す半導体装置のｃ −ｃ’線断面図である。 Ｐｌｌ、ＰＩ３．Ｎ１１．Ｎ１２．Ｎ１３．Ｎ１４・・
・・・・トランジスタ、１０１・・・・・・基板、１０
３，１０５，１０７゜１０９・・・・・・ドレイン領域
、１１２．１１３・・・・・・ゲート電極とそれにつな
がる導体層、１２０．１２１・・・・・・アルミニニウ
ム配線、１３２・・・・・・Ｐウェル領域、１４１．１
４３・・・・・・絶縁膜。 ｉ′１ 代理人 弁理士 内 原 晋 ／４Ｉ／φ３ ：ま璋腫 ’７−）を養ンヒぞれ１てフなｐ・−る硝１イッ讐予ｚ
′ＴｉＪ 茅３団
示す半導体装置のＤ −Ｄ’線断面図、第３図（ａ）〜
（Ｃ）は第１図に示す半導体装置の各製造工程における
断面図、第４図は従来の半導体装置の一例の平面図、第
５図は第４図に示す半導体装置の等価回路図、第６図は
第４図に示す半導体装置のｃ −ｃ’線断面図である。 Ｐｌｌ、ＰＩ３．Ｎ１１．Ｎ１２．Ｎ１３．Ｎ１４・・
・・・・トランジスタ、１０１・・・・・・基板、１０
３，１０５，１０７゜１０９・・・・・・ドレイン領域
、１１２．１１３・・・・・・ゲート電極とそれにつな
がる導体層、１２０．１２１・・・・・・アルミニニウ
ム配線、１３２・・・・・・Ｐウェル領域、１４１．１
４３・・・・・・絶縁膜。 ｉ′１ 代理人 弁理士 内 原 晋 ／４Ｉ／φ３ ：ま璋腫 ’７−）を養ンヒぞれ１てフなｐ・−る硝１イッ讐予ｚ
′ＴｉＪ 茅３団
Claims (1)
- 一導電型半導体基板に形成されたＣＭＯＳ型トランジス
タから成るフリップフロップ回路を用いたスタティック
型ＲＡＭを含む半導体装置において、前記ＣＭＯＳ型ト
ランジスタのドレイン領域とフィールド領域との間に、
ゲート領域に延在して形成された絶縁膜と、該絶縁膜に
設けられゲート電極と接続する導体層とを設け、前記絶
縁膜を誘電体とし前記導体層を一方の電極とし前記半導
体基板もしくは反対導電型ウェルを他方の電極とする容
量を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170707A JPS6231155A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170707A JPS6231155A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231155A true JPS6231155A (ja) | 1987-02-10 |
Family
ID=15909903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170707A Pending JPS6231155A (ja) | 1985-08-02 | 1985-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231155A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293858A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置の製造方法 |
| KR100362192B1 (ko) * | 2000-10-31 | 2002-11-23 | 주식회사 하이닉스반도체 | 버팅 콘택 구조를 가지는 풀씨모스 에스램 셀 |
| US6559510B1 (en) | 1999-11-12 | 2003-05-06 | Nec Corporation | Static random access memory device |
-
1985
- 1985-08-02 JP JP60170707A patent/JPS6231155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293858A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置の製造方法 |
| US6559510B1 (en) | 1999-11-12 | 2003-05-06 | Nec Corporation | Static random access memory device |
| KR100362192B1 (ko) * | 2000-10-31 | 2002-11-23 | 주식회사 하이닉스반도체 | 버팅 콘택 구조를 가지는 풀씨모스 에스램 셀 |
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