JPH05304264A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＩＳＦＥＴを有する半導体集積回路装置の
集積度を高める。また、前記半導体集積回路装置の製造
プロセスの工程数を低減する。 【構成】 ｎチャネルＭＩＳＦＥＴＱｎを有する半導体
集積回路装置の製造方法において、p-型半導体基板１の
素子形成領域の主面に、フォトリソグラフィ技術及び異
方性エッチング技術を使用して、その表面から深さ方向
に向って伸びる溝５を形成し、少なくとも前記素子形成
領域の溝５で周囲を規定された領域内の主面にドレイン
領域の低濃度領域(ｎ型半導体領域７)を形成する工程
と、前記素子形成領域の溝５の内壁に沿ってゲート絶縁
膜６及びその表面上にゲート電極８を形成する工程と、
前記素子形成領域の溝５の周囲の一部の主面にソース領
域（n+型半導体領域１１）、他部の主面にドレイン領域
の高濃度領域（n+型半導体領域１１）の夫々を形成する
工程とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemic
onductor Ｆield Ｅffect Ｔransistor)を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路装置に塔載されるＭＯＳ
ＦＥＴ(Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect
Ｔransistor）は、集積度を高める目的として、微細化
の傾向にある。このＭＯＳＦＥＴの微細化に伴い、特
に、ゲート長寸法がサブミクロンに達するＭＯＳＦＥＴ
においては、ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造の
採用が必須要件になる。ＬＤＤ構造を採用する例えばｎ
チャネルＭＯＳＦＥＴの場合、ドレイン領域のチャネル
形成領域側の一部がその他の領域の不純物濃度に比べて
低濃度に形成される。つまり、ＬＤＤ構造を採用するｎ
チャネルＭＯＳＦＥＴは、ドレイン領域のチャネル形成
領域側への拡散量を低減し、チャネル長寸法を確保でき
るので、短チャネル効果の発生を抑えることができる。
また、ＬＤＤ構造を採用するｎチャネルＭＯＳＦＥＴ
は、ドレイン領域とチャネル形成領域との間に形成され
るｐｎ接合部の不純物濃度分布の勾配を緩和し、この領
域に発生する電界強度を弱められるので、ホットキャリ
アの発生量を低減できる。

【０００３】以下、前記半導体集積回路装置に塔載され
るＬＤＤ構造のｎチャネルＭＯＳＦＥＴの一般的な製造
方法について、図１０Ａ乃至図１０Ｄ（各製造工程毎に
示す半導体集積回路装置の要部断面図）を用いて簡単に
説明する。

【０００４】まず、単結晶珪素からなるp-型半導体基板
１を用意する。

【０００５】次に、周知の選択酸化法を使用し、前記p-
型半導体基板１の素子分離領域（非活性領域）の主面に
フィールド絶縁膜２及びp+型半導体領域（チャネルスト
ッパ領域）３を形成する。

【０００６】次に、前記p-型半導体基板１の素子形成領
域(活性領域)の主面上にゲート絶縁膜６を形成する。素
子形成領域は、素子分離領域で周囲を囲まれ、他の素子
形成領域と電気的に分離される。

【０００７】次に、前記ゲート絶縁膜６上を含む基板の
全面に例えばＣＶＤ法で堆積した多結晶珪素膜(８)を形
成する。この多結晶珪素膜(８)には、抵抗値を低減する
不純物がその堆積中又は堆積後に導入される。

【０００８】次に、前記多結晶珪素膜(８)上の全面に例
えば高温低圧ＣＶＤ法で堆積した酸化珪素膜(９)を形成
する。この後、前記p-型半導体基板１の素子形成領域に
おいて、図１０Ａに示すように、酸化珪素膜(９)上にマ
スク３１を形成する。このマスク３１は、フォトリソグ
ラフィ技術を使用して、前記酸化珪素膜(９)上に形成さ
れたフォトレジスト膜にレチクル(フォトマスク)のゲー
ト電極パターンを転写し、その後、パターンニングを施
すことにより形成される。

【０００９】次に、前記マスク３１をエッチングマスク
として使用し、前記酸化珪素膜(９）、前記多結晶珪素
膜(８)の夫々に順次パターンニングを施して、図１０Ｂ
に示すように、ゲート絶縁膜６上にゲート電極８、ゲー
ト電極８上に絶縁膜９の夫々を形成する。このパターン
ニングは例えば異方性エッチングで行う。この後、前記
マスク３１を除去する。

【００１０】次に、前記ゲート電極８を不純物導入マス
クの主体として使用し、前記p-型半導体基板１の素子形
成領域の主面に例えばイオン打込み法でｎ型不純物を導
入して、低い不純物濃度に設定されたｎ型半導体領域
(ＬＤＤ部)７を形成する。このｎ型半導体領域７は、ゲ
ート電極８に対して自己整合で形成される。

【００１１】次に、図１０Ｃに示すように、前記ゲート
電極８上を含む基板の全面に例えば高温低圧ＣＶＤ法で
堆積した酸化珪素膜(１０)を形成する。この後、前記酸
化珪素膜(１０)の堆積した膜厚に相当する分、この酸化
珪素膜(１０)にＲＩＥ（Ｒeactive Ｉon Ｅtching)等の
異方性エッチングを施し、ゲート電極８のゲート長方向
の側壁にこのゲート電極８に対して自己整合でサイドウ
ォールスペーサ１０を形成する。

【００１２】次に、前記サイドウォールスペーサ１０及
びゲート電極８を不純物導入マスクの主体として使用
し、p-型半導体基板１の素子形成領域の主面に例えばＣ
ＶＤ法でｎ型不純物を導入して、図１０Ｄに示すよう
に、前記ｎ型半導体領域７に比べて高い不純物濃度に設
定されたn+型半導体領域１１を形成する。このn+型半導
体領域１１は、サイドウォールスペーサに対して自己整
合で形成される。これにより、チャネル形成領域側の一
部の領域(ｎ型半導体領域７)がその他の領域（n+型半導
体領域１１）の不純物濃度に比べて低い不純物濃度に設
定された一対のソース領域及びドレイン領域が形成さ
れ、ＬＤＤ構造を採用するＭＯＳＦＥＴＱｎがほぼ完成
する。

【００１３】なお、ＬＤＤ構造を採用するＭＯＳＦＥＴ
については、例えば特公昭６２−３１５０６号報に記載
されている。

【００１４】

【発明が解決しようとする課題】本発明者は、前述の半
導体集積回路装置に塔載されるＬＤＤ構造のＭＯＳＦＥ
ＴＱｎについて検討した結果、以下の問題点を見出し
た。

【００１５】前記ゲート電極８のパターンニングに使用
されるマスク３１は、フォトレジスト膜にレチクル（フ
ォトマスク）のゲート電極パターンを転写する時の露光
のバラツキ、フォトレジスト膜にパターンニングを施す
時のサイドエッチ量(現像)のバラツキ等により、平面方
向(ゲート長方向)の加工精度にバラツキを有する。ま
た、前記ゲート電極８は、前述のマスク３１の加工精度
のバラツキ、多結晶珪素膜(８)にパターンニングを施す
時のサイドエッチ量のバラツキ等により、平面方向の加
工精度にバラツキを有する。これらの加工精度のバラツ
キはＭＯＳＦＥＴＱｎの実効チャネル長にバラツキを発
生させる。この実効チャネル長のバラツキは、ＭＯＳＦ
ＥＴＱｎの微細化に伴い、ゲート長寸法がサブミクロン
に達するにつれ割合が大きくなるので、ＭＯＳＦＥＴＱ
ｎの微細化を図ることができない。この結果、半導体集
積回路装置の集積度が低下するという問題があった。

【００１６】また、前記ＭＯＳＦＥＴＱｎのドレイン領
域は、高い不純物濃度に設定されたn+型半導体領域１１
と低い不純物濃度に設定されたｎ型半導体領域７とを自
己整合で形成されたサイドウォールスペーサ１０で分離
している。このため、サイドウォールスペーサ１０の工
程数に相当する分、半導体集積回路装置の製造プロセス
の工程数が増大するという問題があった。

【００１７】本発明の目的は、ＭＩＳＦＥＴを有する半
導体集積回路装置の集積度を高めることが可能な技術を
提供することにある。

【００１８】また、本発明の他の目的は、前記半導体集
積回路装置の製造プロセスの工程数を低減することが可
能な技術を提供することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２１】他の領域と電気的に分離される第１導電型
の第１半導体領域の主面に、第２導電型で形成され、か
つチャネル形成領域側の一部がその他の領域の不純物濃
度に比ベて低濃度に形成されるドレイン領域を設けたＬ
ＤＤ構造のＭＩＳＦＥＴを有する半導体集積回路装置の
製造方法において、前記第１半導体領域の主面に、フォ
トリソグラフィ技術及び異方性エッチング技術を使用し
て、その表面から深さ方向に向って伸びる溝を形成し、
少なくとも前記第１半導体領域の溝で周囲を規定された
領域内の主面にドレイン領域の低濃度領域を形成する工
程と、前記第１半導体領域の溝の内壁に沿ってゲート絶
縁膜及びその表面上にゲート電極を形成する工程と、前
記第１半導体領域の溝の周囲の一部の主面にソース領
域、他部の主面にドレイン領域の高濃度領域の夫々を形
成する工程とを備える。

【００２２】

【作用】上述した手段によれば、前記溝を形成した際に
発生する、(ａ)フォトレジスト膜にレチクルの溝パター
ンを転写する時の露光のバラツキによる平面方向（水平
方向）のバラツキ、(ｂ)前記フォトレジスト膜にパター
ンニングを施す時のサイドエッチ量のバラツキによる平
面方向のバラツキ、(ｃ)前記第１半導体領域の主面に溝
のパターンニングを施す時のサイドエッチ量のバラツキ
による平面方向のバラツキ、(ｄ)前記溝のパターンニン
グを施す時の深さ方向のバラツキによる縦方向(垂直方
向)のバラツキのうち、前記平面方向の(ａ)乃至(ｃ)の
バラツキを溝の底部に形成されたドレイン領域の低濃度
領域で吸収し、この低濃度領域と高濃度領域との間の実
効チャネル長が前記縦方向の(ｄ)のバラツキで律則され
るので、ＭＩＳＦＥＴの総合的なバラツキを低減でき
る。この結果、ＭＩＳＦＥＴの微細を図ることができ、
半導体集積回路装置の集積度を高めることができる。

【００２３】また、ドレイン領域の高濃度領域と低濃度
領域との間を溝の深さに相当する寸法で離隔し、ゲート
電極のゲート長方向の側壁に形成されるサイドウォール
スペーサを廃止できるので、この工程数に相当する分、
半導体集積回路装置の製造プロセス数を低減することが
できる。

【００２４】以下、本発明の構成について、本発明を適
用した実施例とともに説明する。

【００２５】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２６】

【実施例】（実施例１）本実施例１は、ＭＩＳＦＥＴを
有する半導体集積回路装置に本発明を適用した本発明の
第１実施例である。

【００２７】本発明の実施例１であるＭＩＳＦＥＴを有
する半導体集積回路装置の概略構成を図２(要部平面図)
及び図１(図２に示すＡ−Ａ切断線で切った断面図)に示
す。

【００２８】図２及び図１に示すように、ＭＩＳＦＥＴ
を有する半導体集積回路装置は、単結晶珪素からなるp-
型半導体基板１を主体に構成される。このp-型半導体基
板１の素子形成領域(活性領域)の主面には、その表面か
ら深さ方向に向って形成された溝５が構成される。素子
形成領域は、p-型半導体基板１の素子分離領域（非活性
領域）の主面に形成されたフィールド絶縁膜２及びp+型
半導体領域（チャネルストッパ領域）３で周囲を囲ま
れ、他の素子形成領域と電気的に分離される。

【００２９】前記p-型半導体基板１の素子形成領域の主
面には、ｎチャネルＭＩＳＦＥＴＱｎが構成される。つ
まり、ｎチャネルＭＩＳＦＥＴＱｎは、p-型半導体基板
（チャネル形成領域）１、溝５、ゲート絶縁膜６、ｎ型
半導体領域７、ゲート電極８、ソース領域及びドレイン
領域である一対のn+型半導体領域１１等で構成される。

【００３０】前記ソース領域であるn+型半導体領域１１
は、素子形成領域の溝５の周囲の一部の主面に形成され
る。前記ドレイン領域であるn+型半導体領域１１は、素
子形成領域の溝５の周囲の他部の主面に形成される。こ
のn+型半導体領域１１は、ｎ型半導体領域７の不純物濃
度に比べて高い不純物濃度に設定され、ゲート電極８に
対して自己整合で形成される。前記ｎ型半導体領域７
は、素子形成領域の溝５で周囲を規定された領域内(溝
５の底部)の主面に形成される。このｎ型半導体領域７
はn+型半導体領域１１の不純物濃度に比ベて低い不純物
濃度に設定される。前記ゲート絶縁膜６は、素子形成領
域のソース領域とドレイン領域との間の溝５の側壁に沿
って形成される。前記ゲート電極８はゲート絶縁膜６の
表面上に形成される。つまり、ｎチャネルＭＩＳＦＥＴ
Ｑｎは、素子形成領域の溝５の深さ方向の側壁の主面に
チャネル形成領域を構成し、溝５の深さ方向の寸法でチ
ャネル長を規定している。

【００３１】前記ソース領域及びドレイン領域である一
対のn+型半導体領域１１の夫々には、層間絶縁膜１２に
形成された接続孔１２ａを通して電極１３が夫々接続さ
れる。同様に、前記ゲート電極８には、層間絶縁膜１２
に形成された接続孔１２ａを通して電極１３が接続され
る。

【００３２】このように構成されるｎチャネルＭＩＳＦ
ＥＴＱｎは、ドレイン領域であるn+型半導体領域１１に
正電圧(逆バイアス電圧:Ｖd)を印加した場合、このn+型
半導体領域１１から広がる空乏層が溝５の底部のｎ型半
導体領域７に接触し、実質的にｎ型半導体領域７がドレ
イン領域となる。つまり、ｎチャネルＭＩＳＦＥＴＱｎ
は、ドレイン領域のチャネル形成領域側の一部(ｎ型半
導体領域７)がその他の領域(n+型半導体領域１１)の不
純物濃度に比べて低濃度に形成された所謂ＬＤＤ構造で
構成される。このＬＤＤ構造のｎチャネルＭＩＳＦＦＥ
ＴＱｎは、短チャネル効果の発生を抑えることができる
と共に、ホットキャリアの発生を低減できる。

【００３３】次に、前記ｎチャネルＭＩＳＦＥＴＱｎを
有する半導体集積回路装置の製造方法について、図３Ａ
乃至図３Ｄ（各製造工程毎に示す半導体集積回路装置の
要部断面図）を用いて簡単に説明する。

【００３４】まず、単結晶珪素からなるp-型半導体基板
１を用意する。

【００３５】次に、周知の選択酸化法を使用し、前記p-
型半導体基板１の素子分離領域（非活性領域）の主面に
フィールド絶縁膜２及びn+型半導体領域（チャネルスト
ッパ領域）３を形成する。

【００３６】次に、熱酸化処理を施し、前記p-型半導体
基板１の素子形成領域(活性領域)の主面上に酸化珪素膜
で形成された絶縁膜４を形成する。この素子形成領域
は、素子分離領域で周囲を囲まれ、他の素子形成領域と
電気的に分離される。

【００３７】次に、前記素子形成領域の主面上に開口を
有するマスク３０を形成する。このマスク３０は、基板
の全面にフォトレジスト膜を形成し、フォトリソグラフ
ィ技術を使用して、このフォトレジトスト膜にレチクル
の溝パターンを転写し、その後、パターンニングを施す
ことにより形成される。マスク３０は、フォトレジスト
膜にレチクルの溝パターンを転写する時の露光のバラツ
キ(ａ)、フォトレジスト膜にパターンニングを施す時の
サイドエッチ量のバラツキ(ｂ)等による平面方向(水平
方向)の加工精度にバラツキを有する。

【００３８】次に、前記マスク３０をエッチングマスク
として使用し、絶縁膜４、p-型半導体領域１の素子形成
領域の主面の夫々に順次パターニングを施して、図３Ａ
に示すように、素子形成領域の主面にその表面から深さ
方向に向って伸びる溝５を形成する。溝５のパターンニ
ングは例えば異方性エッチングで行う。この溝５は、素
子形成領域の主面にパターンニングを施す時のサイドエ
ッチ量のバラツキ(ｃ)による平面方向の加工精度にバラ
ツキを有すると共に、素子形成領域の表面から深さ方向
のバラツキ(ｄ)による縦方向（垂直方向）の加工精度に
バラツキを有する。

【００３９】次に、前記マスク３０を除去する。この
後、熱酸化処理を施し、前記溝５内の表面上を含む素子
形成領域の主面上に酸化珪素膜で形成されたゲート絶縁
膜６を形成する。

【００４０】次に、前記素子形成領域の溝５の底部の主
面に例えばイオン打込み法でｎ型不純物を導入して、低
い不純物濃度に設定されたｎ型半導体領域７を形成す
る。この時、素子形成領域の溝５の周囲の主面にもｎ型
半導体領域７が形成される。このｎ型半導体領域７はド
レイン領域の低濃度領域として構成される。

【００４１】次に、前記溝５上を含む基板の全面に例え
ばＣＶＤ法で堆積した多結晶珪素膜を形成する。この多
結晶珪素膜には、抵抗値を低減する不純物がその堆積中
又は堆積後に導入される。この後、前記多結晶珪素膜に
パターンニングを施して、図３Ｃに示すように、溝５内
のゲート絶縁膜６上にゲート電極８を形成する。このゲ
ート電極８は、溝５内を埋め込むように構成され、一部
が素子形成領域の表面から突出している。なお、ゲート
電極８は、溝５内に埋め込まれた構成にしてもよい。

【００４２】次に、前記ゲート電極８を不純物導入マス
クの主体として使用し、素子形成領域の主面に例えばＣ
ＶＤ法でｎ型不純物を導入して、図３Ｄに示すように、
ソース領域及びドレイン領域である一対のn+型半導体領
域１１を形成する。このn+型半導体領域１１は、ｎ型半
導体領域７の不純物濃度に比べて高い不純物濃度に設定
され、ゲート電極８に対して自己整合で形成される。こ
の工程により、ｎチャネルＭＩＳＦＥＴＱｎがほぼ完成
する。このように構成されるｎチャネルＭＩＳＦＥＴＱ
ｎは、溝５の底部に形成されたｎ型半導体領域７で前述
の形成工程における平面方向の(ａ)乃至(ｃ)のバラツキ
を吸収し、ｎ型半導体領域７とn+型半導体領域１１との
間の実効チャネル長が縦方向の(ｄ)のバラツキで律則さ
れる。

【００４３】次に、前記素子形成領域を含む基板の全面
に層間絶縁膜１２を形成する。この層間絶縁膜１２は、
例えばＣＶＤ法で堆積した酸化珪素膜で形成される。こ
の後、前記層間絶縁膜１２に接続孔１２ａを形成し、こ
の接続孔１２ａを通してソース領域及びドレイン領域で
ある一対のn+型半導体領域１１、ゲート電極８の夫々に
電極１３を電気的に接続することにより、ｎチャネルＭ
ＩＳＦＥＴＱｎを有する半導体集積回路装置がほぼ完成
する。

【００４４】このように、他の素子形成領域と電気的に
分離されるp-型半導体基板１の素子形成領域の主面に、
チャネル形成領域側の一部(ｎ型半導体領域７)がその他
の領域(n+型半導体領域１１)の不純物濃度に比べて低濃
度に形成されるドレイン領域を設けたＬＤＤ構造のｎチ
ャネルＭＩＳＦＥＴＱｎを有する半導体集積回路装置の
製造方法において、前記p-型半導体基板１の素子形成領
域の主面に、フォトリソグラフィ技術及び異方性エッチ
ング技術を使用し、その表面から深さ方向に向って伸び
る溝５を形成し、少なくとも前記素子形成領域の溝５で
周囲を規定された領域内の主面にドレイン領域の低濃度
領域(ｎ型半導体領域７)を形成する工程と、前記素子形
成領域の溝５の内壁に沿ってゲート絶縁膜６及びその表
面上にゲート電極８を形成する工程と、前記素子形成領
域の溝５の周囲の一部の主面にソース領域(n+型半導体
領域１１)、他部の主面にドレイン領域の高濃度領域（n
+型半導体領域１１）の夫々を形成する工程とを備え
る。これにより、前記溝５を形成した際に発生する、
(ａ)フォトレジスト膜にレチクルの溝パターンを転写す
る時の露光のバラツキによる平面方向のバラツキ、(ｂ)
前記フォトレジスト膜にパターンニングを施す時のサイ
ドエッチ量のバラツキによる平面方向のバラツキ、(ｃ)
前記p-型半導体基板１の素子形成領域の主面に溝のパタ
ーンニングを施す時のサイドエッチ量のバラツキによる
平面方向のバラツキ、(ｄ)前記溝のパターンニングを施
す時の深さ方向のバラツキによる縦方向のバラツキのう
ち、前記平面方向の(ａ)乃至(ｃ)のバラツキを溝５の底
部に形成されたドレイン領域の低濃度領域(ｎ型半導体
領域)７で吸収し、この低濃度領域とソース領域（n+型
半導体領域１１）との間の実効チャネル長が前記縦方向
の(ｄ)のバラツキで律則されるので、ｎチャネルＭＩＳ
ＦＥＴＱｎの総合的な実効チャネル長のバラツキを低減
できる。この結果、ｎチャネルＭＩＳＦＥＴＱｎの微細
化を図ることができ、半導体集積回路装置の集積度を高
めることができる。

【００４５】また、ドレイン領域の高濃度領域(n+型半
導体領域１１)と低濃度領域（ｎ型半導体領域７との間
を溝５の深さに相当する寸法で離隔し、ゲート電極のゲ
ート長方向の側壁に形成されるサイドウォールスペーサ
を廃止できるので、この工程数に相当する分、半導体集
積回路装置の製造プロセス数を低減できる。

【００４６】なお、ｎチャネルＭＩＳＦＥＴＱｎは、図
４(要部断面図)に示すように、溝５内から突出したゲー
ト電極８の平面方向の寸法幅を広く構成し、ソース領域
及びドレイン領域である一対のn+型半導体領域１１の夫
々のゲート電極８側にｎ型半導体領域７の夫々を設けた
構成にしてもよい。

【００４７】また、ｎチャネルＭＩＳＦＥＴＱｎは、図
５Ａ(要部平面図)及び図５Ｂ（図５Ａに示すＢ−Ｂ切断
線で切った要部断面図）に示すように、p-型半導体基板
１の素子形成領域の溝５の底部の主面にソース領域又は
ドレイン領域を形成し、溝５の段差部にゲート電極８を
形成した構成にしてもよい。

【００４８】また、前記ｎチャルネＭＩＳＦＥＴＱｎ
は、図６(要部平面図)に示すように、p-型半導体基板１
の素子形成領域の溝５の底部の主面にソース領域又はド
レイン領域を形成し、溝５の段差部にゲート電極８を形
成し、フィールド絶縁膜２に段差をつけた構成にしても
よい。

【００４９】（実施例２）本実施例２は、ＭＩＳＦＥＴ
を有する半導体集積回路装置に本発明を適用した本発明
の第２実施例である。

【００５０】本発明の実施例２であるＭＩＳＦＥＴを有
する半導体集積回路装置の概略構成を図７Ａ(要部平面
図)及び図７Ｂ（図７Ａに示すＣ−Ｃ切断線で切った要
部断面図）に示す。

【００５１】図７Ａ及び図７Ｂに示すように、ＭＩＳＦ
ＥＴを有する半導体集積回路装置は、p-型半導体基板１
の素子形成領域の主面にｎチャネルＭＩＳＦＥＴＱｎを
構成する。このｎチャネルＭＩＳＦＥＴＱｎは、p-型半
導体基板（チャネル形成領域）１、溝５、ゲート絶縁膜
６、ｎ型半導体領域７、ゲート電極８、ソース領域及び
ドレイン領域である一対のn+型半導体領域１１等で構成
される。つまり、本実施例のｎチャネルＭＩＳＦＥＴＱ
ｎは、前述の実施例１のｎチャネルＭＩＳＦＥＴＱｎと
ほぼ同一の構造で構成される。

【００５２】前記素子形成領域は、p-型半導体基板１の
素子分離領域２５で周囲を囲まれ、他の素子形成領域と
電気的に分離される。この素子分離領域２５の主面には
溝５が形成され、溝５の低部には前記ｎチャネルＭＩＳ
ＦＥＴＱｎのｎ型半導体領域７と反対導電型のｐ型半導
体領域１４が形成される。また、溝５内にはゲート電極
８が形成され、ゲート電極８には、層間絶縁膜１２に形
成された接続孔１２を通して電極１３が電気的に接続さ
れる。この電極１３には固定電位(ＧＮＤ)が印加され
る。つまり、素子分離領域２５は、ｎチャネルＭＩＳＦ
ＥＴＱｎとほぼ同一のプロセスで形成される。

【００５３】このように構成されるＭＩＳＦＥＴＱｎを
有する半導体集積回路装置は、前述の実施例１と同様の
効果が得られると共に、素子分離領域２５をｎチャネル
ＭＩＳＦＥＴＱｎとほぼ同一のプロセスで形成すること
ができるので、半導体集積回路装置の製造プロセスの工
程数を更に低減することができる。

【００５４】（実施例３）本実施例３は、横型構造のマ
スクＲＯＭ(Ｒead Ｏnly Ｍemory）を有する半導体集積
回路装置に本発明を適用した本発明の第３実施例であ
る。

【００５５】本発明の実施例３である横型構造のマスク
ＲＯＭを有する半導体集積回路装置の概略構造を図８Ａ
(要部平面図)、図８Ｂ（図８に示すＤ−Ｄ切断線で切っ
た要部断面図）及び図８Ｃ(回路図)に示す。

【００５６】図８Ａ、図８Ｂ及び図８Ｃに示すように、
横型構造のマスクＲＯＭを有する半導体集積回路装置
は、p-型半導体基板１の活性領域の主面に、ＭＩＳＦＥ
ＴＱｎ１（第１メモリセル）、ＭＩＳＦＥＴＱｎ２（第
２メモリセル）及びｐチャネルＭＩＳＦＥＴＱｐを構成
する。前記ＭＩＳＦＥＴＱｎ１、Ｑｎ２の夫々は、横型
構造のマスクＲＯＭを構成する。前記ｐチャネルＭＩＳ
ＦＥＴＱｐは周辺回路を構成する。なお、図８Ａ及び図
８Ｂにおいて、ＭＩＳＦＥＴＱｎ２は図示していない。

【００５７】前記ＭＩＳＦＥＴＱｎ１、Ｑｎ２の夫々
は、素子分離領域２５で周囲を囲まれた領域内のマスク
ＲＯＭ形成領域において、p-型半導体基板１の主面に構
成される。素子分離領域２５は、前述の実施例２の素子
分離領域と同一の構造で構成される。ＭＩＳＦＥＴＱｎ
１は、前述の実施例２のｎチャネルＭＩＳＦＥＴＱｎと
同一の構造で構成され、Ｅ(Ｅnhancement)型で構成され
る。ＭＩＳＦＥＴＱｎ２は、ＭＩＳＦＥＴＱｎ１とほぼ
同一構造で形成されるが、溝５の低部にｐ型半導体領域
１４が形成され、情報が書き込まれている。つまり、Ｍ
ＩＳＦＥＴＱｎ２は、チャネル形成領域にｐ型半導体領
域１４が形成されるので、ワード線１９を選択したとき
に、導通しないしきい値電圧に設定される。従って、横
型構造のマスクＲＯＭは、ＭＩＳＦＥＴＱｎ１、Ｑｎ２
の夫々の溝５の低部にｎ型半導体領域７、ｐ型半導体領
域１４の夫々を形成することにより構成される。

【００５８】前記ｐチャネルＭＩＳＦＥＴＱｐは、素子
分領域２６で周囲を囲まれた領域内の周辺回路形成領域
において、n-型ウエル領域１６の主面に形成される。素
子分離領域２６は、前述の実施例２の素子分領域とほぼ
同一の構造で構成され、溝５の低部にｎ型半導体領域７
を形成する。ｐチャネルＭＩＳＦＥＴＱｐは、前記ＭＩ
ＳＦＥＴＱｎ２と同一の構造で構成され、溝５の低部に
ｐ型半導体領域１４を形成する。

【００５９】前記ＭＩＳＦＥＴＱｎ１のうち、ＭＩＳＦ
ＥＴＱｎ１Ａのn+型半導体領域（ドレイン領域）１１に
は、層間絶縁膜１２に形成された接続孔１２ａを通して
データ線(ＤＬ０)１７が接続される。ＭＩＳＦＥＴＱｎ
１Ａのゲート電極８(ＷＬ０)には、ワード線１９(ＷＬ
０)が接続される。前記素子分離領域２５のゲート電極
８(ＧＮＤ)及びn+型半導体領域(ソース領域)１１には固
定電位が印加される。前記ｐチャネルＭＩＳＦＥＴＱｐ
のうち、ＱｐＡのp+型半導体領域１５（ドレイン領域）
には、接続孔１２ａを通してデータ線(ＤＬ０)１７が接
続され、p+型半導体領域１５(ソース領域)には、接続孔
１２ａを通して配線１８(Ｖcc)が接続される。このｐチ
ャネルＭＩＳＦＴＱｐＡのゲート電極８には、接続孔１
２ａを通して配線２０(φ)が接続される。前記素子形成
領域のゲート電極８(Ｖcc)には配線１８(Ｖcc)が接続さ
れる。

【００６０】このように構成される横型構造のマスクＲ
ＯＭを有する半導体集積回路装置は、前述の実施例２と
同様の効果を得ることができる。

【００６１】（実施例４）本実施例４は、ＤＲＡＭ(Ｄy
namic Ｒandom Ａccess Ｍemory)を有する半導体集積回
路装置に本発明を適用した本発明の第４実施例である。

【００６２】本発明の実施例４であるＤＲＡＭを有する
半導体集積回路装置の概略構成を図９Ａ(要部平面図)及
び図９Ｂ(図９Ａに示すＥ−Ｅ切断線で切った要部断面
図)に示す。

【００６３】図９Ａ及び図９Ｂに示すように、半導体集
積回路装置に塔載されるＤＲＡＭは、メモリセル選択用
ＭＩＳＦＥＴＱｎと情報蓄積用容量素子Ｃとの直列回路
でメモリセルを構成している。このメモリセルは、テー
タ線(ＤＬ)１７とワード線（ＷＬ）１９との交差部に配
置される。

【００６４】前記メモリセル選択用ＭＩＳＦＥＴＱｎ
は、p-型半導体基板１の素子形成領域の主面に構成され
る。このメモリセル選択用ＭＩＳＦＥＴＱｎは、前述の
実施例２のｎチャネルＭＩＳＦＥＴＱｎと同様の構造で
構成される。

【００６５】前記素子形成領域は、p-型半導体基板１の
素子分離領域２５で周囲を囲まれ、他の素子分離領域と
電気的に分離される。この素子分離領域２５の主面には
溝５が形成され、溝５の低部には前記メモリセル選択用
ＭＩＳＦＥＴＱｎのｎ型半導体領域７と反対導電型のｐ
型半導体領域１４が形成される。この溝５内にはゲート
電極８が形成される。つまり、素子分離領域２５は、前
述の実施例２の素子分離領域とほぼ同様の構造で構成さ
れる。

【００６６】前記情報蓄積用容量素子Ｃは、第１電極８
(ＧＮＤ)、誘電体膜２１、第２電極２２等で構成され
る。第１電極８は前記素子分離領域２５のゲート電極８
と兼用される。第２電極２２の一端側は、接着孔２１ａ
を通して前記メモリセル選択用ＭＩＳＦＥＴＱｎのn+型
半導体領域１１に接続される。

【００６７】前記データ線１７は、層間絶縁膜２３に形
成された接続孔２３ａを通してn+型半導体領域１１に接
続される。前記ワード線１９は、接続孔２４ａを通して
前記メモリセル選択用ＭＩＳＦＥＴＱｎのゲート電極８
に接続される。データ線１７とワード線１９とは、層間
絶縁膜２４で電気的に分離されている。

【００６８】このように構成されるＤＲＡＭを有する半
導体集積回路装置は、前述の実施例２と同様の効果を得
ることができる。

【００６９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７１】ＭＩＳＦＥＴを有する半導体集積回路装置
において、前記ＭＩＳＦＥＴの微細化を図り、半導体集
積回路装置の集積度を高めることができる。

【００７２】前記半導体集積回路装置の製造プロセスの
工程数を低減することができる。

【図面の簡単な説明】

【図１】 本発明の実施例１であるＭＩＳＦＥＴを有
する半導体集積回路装置の要部断面図。

【図２】 前記半導体集積回路装置の要部平面図。

【図３Ａ】 前記半導体集積回路装置の第１の製造工程
での要部断面図。

【図３Ｂ】 前記半導体集積回路装置の第２の製造工程
での要部断面図。

【図３Ｃ】 前記半導体集積回路装置の第３の製造工程
での要部断面図。

【図３Ｄ】 前記半導体集積回路装置の第４の製造工程
での要部断面図。

【図４】 前記半導体集積回路装置の他の実施例を示
す要部断面図。

【図５Ａ】 前記半導体集積回路装置の他の実施例を示
す要部平面図。

【図５Ｂ】 前記図５Ａに示すＢ−Ｂ切断線で切った要
部断面図。

【図６】 前記半導体集積回路装置の他の実施例を示
す要部断面図。

【図７Ａ】 本発明の実施例２であるＭＩＳＦＥＴを有
する半導体集積回路装置の要部平面図。

【図７Ｂ】 前記図７Ａに示すＣ−Ｃ切断線で切った要
部断面図。

【図８Ａ】 本発明の実施例３である横型構造のマスク
ＲＯＭを有する半導体集積回路装置の要部平面図。

【図８Ｂ】 前記図８Ａに示すＤ−Ｄ切断線で切った要
部断面図。

【図８Ｃ】 前記横型構造のマスクＲＯＭの回路図。

【図９Ａ】 本発明の実施例４であるＤＲＡＭを有する
半導体集積回路装置の要部平面図。

【図９Ｂ】 前記図９Ａに示すＥ−Ｅ切断線で切った要
部断面図。

【図１０Ａ】従来のＬＤＤ構造のＭＯＳＦＥＴを有する
半導体集積回路装置の第１の製造工程での要部断面図。

【図１０Ｂ】前記半導体集積回路装置の第２の製造工程
での要部断面図。

【図１０Ｃ】前記半導体集積回路装置の第３の製造工程
での要部断面図。

【図１０Ｄ】前記半導体集積回路装置の第４の製造工程
での要部断面図。

【符号の説明】

１…p-型半導体基板、２…フィールド絶縁膜、３…n+型
半導体領域、５…溝、６…ゲート絶縁膜、７…ｎ型半導
体領域、８…ゲート電極、１１…n+型半導体領域、１２
…層間絶縁膜、１３…電極。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 他の領域と電気的に分離される第１導電
   型の第１半導体領域の主面に、第２導電型で形成され、
   かつチャネル形成領域側の一部がその他の領域の不純物
   濃度に比べて低濃度に形成されるドレイン領域を設けた
   ＬＤＤ構造のＭＩＳＦＥＴを有する半導体集積回路装置
   の製造方法において、前記第１半導体領域の主面に、フ
   ォトリソグラフィ技術及び異方性エッチング技術を使用
   して、その表面から深さ方向に向って伸びる溝を形成
   し、少なくとも前記第１半導体領域の溝で周囲を規定さ
   れた領域内の主面にドレイン領域の低濃度領域を形成す
   る工程と、前記第１半導体領域の溝の内壁に沿ってゲー
   ト絶縁膜及びその表面上にゲート電極を形成する工程
   と、前記第１半導体領域の溝の周囲の一部の主面にソー
   ス領域、他部の主面にドレイン領域の高濃度領域の夫々
   を形成する工程とを備えたことを特徴とする半導体集積
   回路装置の製造方法