KR20010065328A - 메모리 로직 복합 반도체 소자의 바이폴라 접합트랜지스터 제조방법 - Google Patents

메모리 로직 복합 반도체 소자의 바이폴라 접합트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법에 관한 것으로서, 특히, 메모리 소자, 주변회로 및 바이폴라 접합 트랜지스터를 포함하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 형성방법을 보여 준다. 반도체소자의 주변회로 영역의 소오스/드레인 영역 형성과 함께 바이폴라 접합 트랜지스터의 베이스 영역 및 에미터 영역을 형성한다. 그리고, 바이폴라 접합 트랜지스터의 컬렉터 영역을 형성한 후에, 메모리 소자, 주변회로 및 바이폴라 접합 트랜지스터의 전극들을 형성하므로 신롸성이 있고 다양한 MML소자를 개발하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법 {Method for fabricating a bipolar junction transistor within merged memory logic device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 바이폴라 접합 트랜지스터의 컬렉터 영역을 형성한 후에, 메모리 소자, 주변회로 및 바이폴라 접합 트랜지스터의 전극들을 형성하므로 신롸성이 있고 다양한 MML소자를 개발하도록 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법에 관한 것이다.
일반적으로, 메모리 논리 복합 반도체 소자는, 반도체 소자를 이용하는 시스템의 경박단소, 고성능화 및 저전력화를 달성하기 위하여 디램(DRAM)과 같은 메모리 소자와 이 메모리 소자에 맞는 로직을 하나의 칩에 구현한 것을 말한다. 이와 같은 메모리 논리 복합 반도체 소자에서 로직에만 사용되는 회로가 있는데, 그 중의 하나가 바이폴라 접합 트랜지스터이다.
상기한 바이폴라 접합 트랜지스터는 모스(MOS) 전계효과 트랜지스터에 비하여 좋은 스위칭 특성 및 증폭 특성을 갖고 있지만, 집적도가 떨어지고 제조 공정이 디램과 다르므로 디램에서는 거의 사용하지 않는다.
그러나, 메모리 로직 복합 반도체 소자에서는 온도를 조절하는 기능 등을 이용하는 회로내에 바이폴라 접합 트랜지스터를 사용하는 경우가 있으므로, 메모리 로직 복합 반도체 소자내에 바이폴라 접합 트랜지스터를 형성시켜야 하는 경우도 있다.
통상적으로, 메모리 로직 복합 반도체 소자내에 형성되는 바이폴라 접합 트랜지스터가 N형 웰 영역, P형 웰 영역 및 N형 웰 영역내의 P형 웰 영역을 이용한 PNP 구조로 형성되는 경우에, 웰에 형성되는 기생적인 바이폴라 접합 트랜지스터를 사용한다.
그런데, 이와 같은 경우 웰의 디자인 룰(design rule)에 의해 바이폴라 접합 트랜지스터의 크기가 결정된다. 따라서, 메모리 로직 복합 메모리 소자에서의 각단위 소자내의 다른 부분에 비하여 웰의 디자인 룰이 상대적으로 크기 때문에 바이폴라 접합 트랜지스터가 크게 형성되며, 이로 인하여 전체 회로의 크기를 줄이는데 한계를 나타낸다는 문제점이 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 바이폴라 접합 트랜지스터의 컬렉터 영역을 형성한 후에, 메모리 소자, 주변회로 및 바이폴라 접합 트랜지스터의 전극들을 형성하므로 신롸성이 있고 다양한 MML소자를 개발하도록 하는 것이 목적이다.
도 1 및 도 2는 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 베이스 형성공정을 설명하기 위한 단면도이고,
도 3 및 도 4는 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 에미터 형성공정을 설명하기 위한 단면도이며,
도 5는 본 발명에 따른 메모리 로직 복합 반도체 소자의 디램에서의 게이트 스페이서 형성을 위한 제2 산화막 형성을 설명하기 위한 단면도이고,
도 6 및 도 7은 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 컬렉터 형성공정을 설명하기 위한 단면도이며,
도 8은 본 발명에 따른 메모리 로직 복합 반도체 소자의 플러그 형성공정을 설명하기 위한 단면도이고,
도 9는 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 플러그 패턴 형성공정을 설명하기 위한 단면도이며,
도 10은 본 발명에 따른 메모리 로직 복합 반도체 소자의 전극 형성공정을설명하기 위한 단면도이고,
도 11은 본 발명에 따른 메모리 로직 복합 반도체 소자의 디램영역을 노출시키는 포토레지스트 패턴 형성공정을 설명하기 위한 단면도이며,
도 12는 본 발명에 따른 메모리 로직 복합 반도체 소자의 디램 영역에서의 스페이서 형성공정을 설명하기 위한 단면도이고,
도 13은 본 발명에 따른 메모리 로직 복합 반도체 소자의 제1 층간 절연막 형성공정을 설명하기 위한 단면도이며,
도 14는 본 발명에 따른 메모리 로직 복합 반도체 소자의 플러그 패턴 형성공정을 설명하기 위한 단면도이고,
도 15는 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 컬렉터 컨택 형성공정을 설명하기 위한 단면도이며,
도 16의 본 발명에 따른 메모리 로직 복합 반도체 소자의 전극 형성공정을 설명하기 위한 단면도이다.
이러한 목적은, 메모리 소자, 주변 회로 및 바이폴라 접합 트랜지스터를 포함하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법에 있어서, 반도체기판 상에 메모리 소자 및 주변 회로내의 게이트 스페이서 형성을 위한 제1 산화막을 형성하는 단계와, 제1 마스크막 패턴을 사용하여 제1 산화막을 패터닝하여 주변회로의 PMOS 영역의 게이트 스페이서를 형성하는 동시에 바이폴라 접합 트랜지스터의 베이스가 형성될 영역을 노출시키는 단계와, P형 불순물 이온을 주변회로 및 바이폴라 접합 트랜지스터의 노출 부분에 주입하여 주변회로의 PMOS의 소오스/드레인 영역과 바이폴라 접합 트랜지스터의 베이스를 형성하는 단계와, 제2 마스크막 패턴을 사용하여 패터닝된 제1 산화막을 다시 패터닝하여 주변회로의NMOS 영역의 게이트 스페이서를 형성하는 동시에 바이폴라 접합 트랜지스터의 에미터가 형성될 영역을 노출시키는 단계와, N형 불순물 이온을 주변회로 및 바이폴라 접합 트랜지스터의 노출부분에 주입하여 주변회로의 NMOS의 소오스/드레인 영역과 바이폴라 접합 트랜지스터의 에미터를 형성하는 단계와, 전면에 제2 산화막을 형성하는 단계와, 제2 산화막을 패터닝하여 메모리 소자 영역에 워드라인 게이트 스페이서를 형성하는 동시에 바이폴라 접합 트랜지스터의 컬렉터 영역이 형성될 부분을 노출시키는 단계와, N형 불순물 이온을 바이폴라 접합 트랜지스터의 노출부분에 주입하여 바이폴라 접합 트랜지스터의 컬렉터를 형성하는 단계와, 메모리 소자 영역 및 바이폴라 접합 트랜지스터 영역에 각각 플러그 패턴을 형성하는 단계,및 메모리 소자 영역 및 주변회로 영역에 전극들을 형성하는 동시에 바이폴라 접합 트랜지스터의 에미터 전극, 컬렉터 전극 및 베이스 전극을 형성하는 단계를 포함하여 이루어진 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법을 제공함으로써 달성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
먼저, 도 1에 도시된 바와 같이, 메모리 로직 복합 반도체 소자는 동일한 기판을 사용하여 디램 영역(Ⅰ), 주변회로 영역(Ⅱ) 및 바이폴라 접합 트랜지스터 영역(Ⅲ)이 형성된다. 실제로 각 영역들은 상호 이격되어 형성되는 경우가 더 많지만, 설명의 편의를 위하여 도면에서 각 영역들은 서로 연결되어 형성되는 것으로 도시하였다.
상기 디램 영역(Ⅰ), 주변회로 영역(Ⅱ) 및 바이폴라 접합 트랜지스터 영역(Ⅲ)에서, 디램 셀이 형성되는 반도체기판(1), 주변회로가 형성되는 반도체기판(2) 및 바이폴라 접합 트랜지스터가 형성되는 반도체기판(3) 상에 각각 필드산화막(4)에 의해 활성영역들이 한정된다.
한편, 디램 셀이 형성되는 반도체기판(1) 위에는 워드 라인 도전막(11)들이 상호 이격되어 형성되며, 주변회로가 형성되는 반도체기판(2) 위에는 PMOS의 게이트 도전막(21)과 NMOS의 게이트 도전막(22)이 상호 이격되어 형성된다.
그리고, 상기 결과물 전면에 스페이서 형성을 위한 제1 산화막(5)을 형성한다. 그리고, 제1 산화막(5) 위에는 포토레지스트 패턴(PR)을 형성한다. 이 포토레지스트 패턴(PR)은 주변회로 영역(Ⅱ)의 PMOS의 게이트 스페이서 형성과 소오스/드레인 영역이 형성될 부분을 노출시키기 위한 식각 마스크로 사용되는 동시에, 바이폴라 접합 트랜지스터의 베이스가 형성될 부분을 노출시키기 위한 식각 마스크로 사용된다.
도 2에 도시된 바와같이, 상기 단계 후에 포토레지스트막 패턴(PR)을 식각 마스크로 한 식각공정을 진행한다. 이 때, 상기 식각공정은 이방성 식각을 수행하여 주변회로 영역(Ⅱ)의 PMOS의 게이트 도전막(21) 측벽에 스페이서(5')가 형성되도록 한다. 이와 함께 주변회로 영역(Ⅱ)의 PMOS의 소오스/드레인 영역이 형성될 반도체기판(2)을 노출시키는 것과 동시에, 바이폴라 접합 트랜지스터(Ⅲ)의 베이스가 형성될 반도체기판(3)이 노출되도록 한다.
그리고, 붕소(B) 등과 같은 P형의 불순물 이온을 주입하여 주변회로 영역(Ⅱ)의 PMOS의 소오스/드레인 영역(6,7)을 형성시키는 동시에, 바이폴라 접합 트랜지스터(Ⅲ)의 베이스(8)를 형성시킨다.
도 3에 도시된 바와 같이, 상기 결가물 전면에 포토레지스트 패턴(PR)을 다시 형성한다. 이 포토레지스트 패턴(PR)은 주변회로 영역(Ⅱ)의 NMOS의 게이트 스페이서 형성과 소오스/드레인 영역이 형성될 부분을 노출시키기 위한 식각 마스크로 사용되는 동시에, 바이폴라 접합 트랜지스터의 에미터가 형성될 부분을 노출시키기 위한 식각 마스크로 사용된다.
이어서, 도 4에 도시된 바와 같이, 상기 결과물 전면에 포토레지스트 패턴(PR)을 식각 마스크로 한 식각공정을 진행한다. 이 때, 식각은 이방성 식각을 수행하여 주변회로 영역(Ⅱ)의 NMOS의 게이트 도전막(22) 측벽에 스페이서(5")가 형성되도록 한다. 이와 함께 주변회로 영역(Ⅱ)의 NMOS의 소오스/드레인 영역이 형성될 반도체기판(2)을 노출시키는 것과 동시에, 바이폴라 접합 트랜지스터(Ⅲ)의 에미터가 형성될 반도체기판(3)이 노출되도록 한다. 그리고, 비소(As) 등과 같은 N형 불순물이온을 주입하여 주변회로 영역(Ⅱ)의 NMOS의 소오스/드레인 영역(6',7')을 형성시키는 동시에, 바이폴라 접합 트랜지스터(Ⅲ)의 에미터(8')를 형성시킨다.
도 5에 도시된 바와같이, 상기 결과물의 전면에 제2 산화막(9)을 형성한다. 이 제2 산화막(9)은 디램 셀에 형성되어 있는 워드라인 게이트 도전막(11)의 측벽에 스페이서를 형성시키기 위한 것으로서, 바이폴라 접합 트랜지스터 영역(Ⅲ)에서는 반도체기판(3) 위에도 형성된다.
그리고, 도 6에 도시된 바와 같이, 상기 결과물 전면에 포토레지스트패턴(PR)을 다시 형성한다. 이 포토레지스트 패턴(PR)은 디램영역(Ⅰ)을 노출시키는 동시에 바이폴라 접합 트랜지스터의 컬렉터가 형성될 부분을 노출시키기 위한 식각 마스크로 사용된다.
이어서, 도 7에 도시된 바와 같이, 상기 포토레지스트 패턴(PR)을 식각 마스크로 한 식각 공정을 진행한다. 이 때, 식각은 이방성 식각을 수행하여 디램 영역(Ⅰ)의 워드라인 도전막(11) 측벽에 스페이서(51)가 형성되도록 한다. 이와 함께, 바이폴라 접합 트랜지스터(Ⅲ)의 컬렉터가 형성될 반도체기판(3)이 노출되도록 한다. 그리고, 비소(As) 등과 같은 N형 불순물이온을 주입하여 바이폴라 접합 트랜지스터(Ⅲ)의 컬렉터(8")를 형성시킨다.
도 8에 도시된 바와 같이, 상기 결과물의 전면에 플러그용 폴리실리콘막(30)을 형성한다. 이 플러그용 폴리실리콘막(30)은 N형의 불순물 이온들로 도핑된 폴리실리콘막을 증착함으로써 형성시킬 수 있다.
도 9에 도시된 바와 같이, 상기 플러그(30)용 폴리실리콘막 상에, 예를 들어 포토레지스트를 이용하여 상기 플러그용 폴리실리콘막(도 8의 30)의 소정 부분을 노출시키는 마스크 패턴(도시되지 않음)을 형성한다. 다음에, 이 마스크 패턴(미도시)을 식각 마스크로 하여 상기 플러그용 폴리실리콘막(도 8의 30)의 노출 부분을 제거한다. 그러면, 도시된 바와 같은 플러그 패턴(31, 33)이 형성된다. 이 플러그 패턴(31,33)은 디램 영역(Ⅰ) 및 바이폴라 접합 트랜지스터 영역(Ⅲ)에 각각 형성된다.
도 10은 메모리 로직 복합 반도체 소자의 전극 형성공정을 설명하기 위한 단면도로서, 상기 디램 영역(Ⅰ)의 플러그 패턴(31) 위에 스토리지 노드(41)와 비트 라인(42)을 형성한 후에 층간절연막(50)을 형성한다. 이어서, 소정의 마스크 패턴(미도시)을 이용하여 층간절연막(50)의 일부를 제거한 후에 금속막 형성공정을 진행하여 디램 영역(Ⅰ)내의 금속막(61), 주변회로 영역(Ⅱ)내의 소오스/드레인 전극 (62) 및 바이폴라 접합 트랜지스터 영역(Ⅲ)내의 에미터 전극(631), 베이스 전극 (632) 및 컬렉터 전극(633)이 형성되도록 하면, 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터가 완성된다.
그리고, 계속하여 본 발명의 다른 실시예에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법을 도 11 내지 도 16을 참조하여 설명하기로 한다. 도 1 내지 도 5와 동일한 공정은 본 실시예에서도 동일하게 적용하므로, 설명은 생략하기로 한다.
도 11에 도시된 바와 같이, 도 5에 도시된 상기 결과물의 전면에 포토레지스트 패턴(PR)을 형성한다. 이 포토레지스트 패턴(PR)은 디램영역(Ⅰ)을 완전히 노출시키는 동시에, 주변회로 영역(Ⅱ) 및 바이폴라 접합 트랜지스터 영역(Ⅲ)은 완전히 덮는다.
그리고, 도 12에 도시된 바와 같이, 상기 포토레지스트 패턴(PR)을 식각 마스크로 하여 이방성 식각을 실시하여 디램영역(Ⅰ) 내의 워드 라인 도전막(11) 측벽에 스페이서(51)를 형성된다. 이어서, 상기 포토레지스트 패턴(도 11의 PR)을 제거한다.
그리고, 도 13에 도시된 바와 같이, 상기 결과물 전면에 플러그용 폴리실리콘막(30)을 형성한다. 이 플러그 폴리실리콘막(30)은 N형의 불순물 이온들로 도핑된 폴리실리콘막을 증착함으로써 형성시킬 수 있다.
도 14에 도시된 바와 같이, 전면에 예를 들어 포토레지스트를 이용하여 상기 플러그용 폴리실리콘막(도 13의 30)의 소정 부분을 노출시키는 마스크 패턴(도시되지 않음)을 형성한다. 그런 후에, 이 마스크 패턴을 식각 마스크로 하여 상기 플러그용 폴리실리콘막(도 13의 30)의 노출부분을 제거한다. 그러면, 도시된 바와 같은 플러그 패턴(31, 33)이 형성된다. 이 플러그 패턴(31, 33)은, 앞서 설명한 본 발명의 일 실시예와는 다르게, 디램영역(Ⅰ)에만 형성된다.
도 15에 도시된 바와 같이, 상기 결과물의 전면에 제1 층간절연막(50')을 형성한다. 그리고, 이 층간절연막(50')을 패터닝하여 디램영역(Ⅰ)에서 비트라인이 형성될 부분을 노출시키는 동시에, 바이폴라 접합 트랜지스터 영역(Ⅲ)에서 컬렉터(8")를 노출시킨다. 이어서, 디램 영역(Ⅰ)에 비트라인(42)을 형성하는 동시에 바이폴라 접합 트랜지스터 영역(Ⅲ)의 컬렉터 컨택(700)을 형성한다.
도 16에 도시된 바와 같이, 제1 층간절연막(50') 상에 제2 층간절연막(미도시)을 형성하여, 제1 및 제2 층간절연막을 포함하는 층간절연막(50)을 형성한다. 이어서, 소정의 마스크 패턴(미도시)을 이용하여 층간절연막(50)의 일부를 제거한 후에 금속막 형성공정을 진행하여 디램영역(Ⅰ)내의 금속막(61), 주변회로 영역(Ⅱ) 내의 소오스/드레인 전극(62) 및 바이폴라 접합 트랜지스터 영역(Ⅲ)내의 에미터 전극(631), 베이스 전극(632) 및 컬렉터 전극(633)이 형성되도록 하면, 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터가 완성된다.
따라서, 상기한 바와 같이, 본 발명에 따른 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법을 이용하게 되면, 주변회로 영역에서의 PMOS 및 NMOS에서의 소오스/드레인 영역 형성을 위한 이온주입 공정을 이용하여 바이폴라 접합 트랜지스터의 베이스 및 에미터를 형성하므로, 주입된 이온들의 확산거리가 종래의 경우보다 작아지며, 바이폴라 접합 트랜지스터의 컬렉터에 도핑된 플러그 패턴을 사용함으로써 크기가 작은 바이폴라 접합 트랜지스터를 형성시킬 수 있는 매우 유용하고 효과적인 발명이다.

Claims (6)

  1. 메모리 소자, 주변회로 및 바이폴라 접합 트랜지스터를 포함하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 제조방법에 있어서,
    반도체기판 상에 상기 메모리 소자 및 주변회로 내의 게이트 스페이서 형성을 위한 제1 산화막을 형성하는 단계와;
    상기 제1 산화막을 제1 마스크막 패턴을 사용하여 패터닝하여, 상기 주변회로의 PMOS 영역의 게이트 스페이서를 형성하는 동시에 상기 바이폴라 접합 트랜지스터의 베이스가 형성될 영역을 노출시키는 단계와;
    상기 주변회로 및 바이폴라 접합 트랜지스터의 노출 부분에 P형 불순물 이온을 주입하여 상기 주변회로의 PMOS의 소오스/드레인 영역과 상기 바이폴라 접합 트랜지스터의 베이스를 형성하는 단계와;
    상기 제1 산화막을 제2 마스크막 패턴을 사용하여 패터닝하여 상기 주변회로의 NMOS 영역의 게이트 스페이서를 형성하는 동시에 상기 바이폴라 접합 트랜지스터의 에미터가 형성될 영역을 노출시키는 단계와
    상기 주변회로 및 바이폴라 접합 트랜지스터의 노출 부분에 N형 불순물 이온을 주입하여 상기 주변회로의 NMOS의 소오스/드레인 영역과 상기 바이폴라 접합 트랜지스터의 에미터를 형성하는 단계와;
    상기 결과물 상의 전면에 제2 산화막을 형성하는 단계와;
    상기 제2 산화막을 패터닝하여 메모리 소자 영역에 워드라인 게이트 스페이서를 형성하는 동시에, 상기 바이폴라 접합 트랜지스터의 컬렉터 영역이 형성될 부분을 노출시키는 단계와;
    상기 바이폴라 접합 트랜지스터의 노출 부분에 N형 불순물 이온을 주입하여 상기 바이폴라 접합 트랜지스터의 컬렉터를 형성하는 단계와;
    상기 메모리 소자 영역 및 바이폴라 접합 트랜지스터 영역에 각각 플러그 패턴을 형성하는 단계와;
    상기 메모리 소자 영역 및 주변회로 영역에 전극들을 형성하는 동시에 상기 바이폴라 접합 트랜지스터의 에미터 전극, 컬렉터 전극 및 베이스 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 제조 방법.
  2. 제 1항에 있어서, 상기 컬렉터 전극은, 상기 바이폴라 접합 트랜지스터의 플러그 패턴과 접촉되도록 형성하는 것을 특징으로 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 제조 방법.
  3. 제 1항에 있어서, 상기 플러그 패턴은 N형으로 도핑된 것을 특징으로 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 제조 방법.
  4. 메모리 소자, 주변회로 및 바이폴라 접합 트랜지스터를 포함하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터 형성 방법에 있어서,
    반도체기판 상에 상기 메모리 소자 및 주변회로 내의 게이트 스페이서 형성을 위한 제1 산화막을 형성하는 단계와;
    상기 제1 산화막을 제1 마스크막 패턴을 사용하여 패터닝하여, 상기 주변회로의 PMOS 영역의 게이트 스페이서를 형성하는 동시에 상기 바이폴라 접합 트랜지스터의 베이스가 형성될 영역을 노출시키는 단계와;
    상기 주변회로 및 바이폴라 접합 트랜지스터의 노출 부분에 P형 불순물 이온을주입하여 상기 주변회로의 PMOS의 소오스/드레인 영역과 상기 바이폴라 접합 트랜지스터의 베이스를 형성하는 단계와:
    상기 제1 산화막을 제2 마스크막 패턴을 사용하여 패터닝하여 상기 주변회로의 NMOS 영역의 게이트 스페이서를 형성하는 동시에 상기 바이폴라 접합 트랜지스터의 에미터가 형성될 영역을 노출시키는 단계와;
    상기 주변회로 및 바이폴라 접합 트랜지스터의 노출 부분에 N형 불순물 이온을 주입하여 상기 주변회로의 NMOS의 소오스/드레인 영역과 상기 바이폴라 접합 트랜지스터의 에미터를 형성하는 단계와:
    상기 결과물 상의 전면에 제2 산화막을 형성하는 단계와;
    상기 제2 산화막을 패터닝하여 메모리 소자 영역에 워드라인 게이트 스페이서를 형성하는 단계와;
    상기 메모리 소자 영역에 플러그 패턴을 형성하는 단계와:
    상기 플러그 패턴을 완전히 덮은 제1 층간절연막을 형성하는 단계와;
    상기 층간절연막을 패터닝하여 상기 메모리 소자 영역의 비트라인 컨택 부분과 상기 바이폴라 접합 트랜지스터의 컬렉터가 형성될 부분을 노출시키는 단계와;
    상기 메모리 소자 영역 및 바이폴라 접합 트랜지스터의 노출 부분에 도전막을 적층하여 상기 메모리 소자 영역의 비트라인 및 상기 바이폴라 접합 트랜지스터의 컬렉터 컨택을 형성하는 단계와;
    상기 결과물 상의 전면에 제2 층간절연막을 형성하는 단계와;
    상기 메모리 소자 영역 및 주변회로 영역에 전극들을 형성하는 동시에 상기 바이폴라 접합 트랜지스터의 에미터 전극, 컬렉터 전극 및 베이스 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 제조 방법.
  5. 제 4항에 있어서, 상기 컬렉터 전극은, 상기 바이폴라 접합 트랜지스터의 컬렉터 컨택과 접촉되도록 형성하는 것을 특징으로 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 제조 방법.
  6. 제 4항에 있어서, 상기 플러그 패턴은 N형으로 도핑된 것을 특징으로 하는 메모리 로직 복합 반도체 소자의 바이폴라 접합 트랜지스터의 제조 방법.
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