JP2001332634A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001332634A JP2001332634A JP2000146872A JP2000146872A JP2001332634A JP 2001332634 A JP2001332634 A JP 2001332634A JP 2000146872 A JP2000146872 A JP 2000146872A JP 2000146872 A JP2000146872 A JP 2000146872A JP 2001332634 A JP2001332634 A JP 2001332634A
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Abstract
(57)【要約】
【課題】 接合リーク電流による製造歩留まりの低下を
低コストで回避する。 【解決手段】 入出力回路２０２のＮＭＯＳＦＥＴ領域
２１５のＬＤＤ領域を形成すために、フォトレジスト層
２３１を介しイオン注入を行うが、その際、ＳＲＡＭ回
路２０１のＮＭＯＳＦＥＴ領域２１３の素子分離層２１
２の周辺領域２３３にも同時にイオン注入を行い、補助
注入領域２３４を形成する。したがって、素子分離層２
１２近傍でソース・ドレイン拡散層を厚くすることがで
き、コンタクトホール２９４のパターンニング時の目ず
れによって（領域１３２）コンタクトプラグ２９８の下
端部が通常より深い位置となった場合でも、ソース・ド
レイン接合リーク電流を抑えることができる。そして、
補助注入領域２３４は、ＮＭＯＳＦＥＴ領域２１５のＬ
ＤＤ領域と同時に形成するので、専用の工程を設けるこ
となく形成することができる。
低コストで回避する。 【解決手段】 入出力回路２０２のＮＭＯＳＦＥＴ領域
２１５のＬＤＤ領域を形成すために、フォトレジスト層
２３１を介しイオン注入を行うが、その際、ＳＲＡＭ回
路２０１のＮＭＯＳＦＥＴ領域２１３の素子分離層２１
２の周辺領域２３３にも同時にイオン注入を行い、補助
注入領域２３４を形成する。したがって、素子分離層２
１２近傍でソース・ドレイン拡散層を厚くすることがで
き、コンタクトホール２９４のパターンニング時の目ず
れによって（領域１３２）コンタクトプラグ２９８の下
端部が通常より深い位置となった場合でも、ソース・ド
レイン接合リーク電流を抑えることができる。そして、
補助注入領域２３４は、ＮＭＯＳＦＥＴ領域２１５のＬ
ＤＤ領域と同時に形成するので、専用の工程を設けるこ
となく形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にメモリ回路を備えた半導体装置の製造
方法に関するものである。
方法に関し、特にメモリ回路を備えた半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの微細化の進展とともに、ＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）のような実装密度が高い回路部分ではトラン
ジスタを構成するゲート電極、コンタクト、素子分離層
の位置的なマージンがほとんどなくなっている。そのた
め、コンタクトパターンニング時のわずかな目ずれ（位
置ずれ）によって、素子分離層（酸化膜）をオーバーエ
ッチングし易く、その結果、コンタクトプラグの下端部
が、ソース・ドレイン層の底部付近にまで深くなり、接
合リーク電流が増大してＬＳＩの製造歩留まりの低下を
招いている。
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）のような実装密度が高い回路部分ではトラン
ジスタを構成するゲート電極、コンタクト、素子分離層
の位置的なマージンがほとんどなくなっている。そのた
め、コンタクトパターンニング時のわずかな目ずれ（位
置ずれ）によって、素子分離層（酸化膜）をオーバーエ
ッチングし易く、その結果、コンタクトプラグの下端部
が、ソース・ドレイン層の底部付近にまで深くなり、接
合リーク電流が増大してＬＳＩの製造歩留まりの低下を
招いている。
【０００３】図１３は素子分離層がオーバーエッチング
された場合のコンタクトプラグ周辺を示す半導体装置の
部分拡大平面図、図１４は、コンタクトプラグが素子分
離層側にはみ出している場合を示すソース・ドレイン拡
散層の周辺を示す部分拡大断面側面図である。
された場合のコンタクトプラグ周辺を示す半導体装置の
部分拡大平面図、図１４は、コンタクトプラグが素子分
離層側にはみ出している場合を示すソース・ドレイン拡
散層の周辺を示す部分拡大断面側面図である。
【０００４】図１４に示したように、コンタクトプラグ
４１１、したがってコンタクトホールが、ソース・ドレ
イン拡散層４１４から素子分離層４１２側にはみ出す
と、その箇所で素子分離層４１２がオーバーエッチング
される。そして、図１４に示したように、素子分離層４
１２がオーバーエッチングされた領域４１３では、コン
タクトプラグ４１１の下端部がソース・ドレイン拡散層
４１４の底部４１４Ａの深さにまで達している（たとえ
ば半導体基板表面から０．１μｍの深さ）。
４１１、したがってコンタクトホールが、ソース・ドレ
イン拡散層４１４から素子分離層４１２側にはみ出す
と、その箇所で素子分離層４１２がオーバーエッチング
される。そして、図１４に示したように、素子分離層４
１２がオーバーエッチングされた領域４１３では、コン
タクトプラグ４１１の下端部がソース・ドレイン拡散層
４１４の底部４１４Ａの深さにまで達している（たとえ
ば半導体基板表面から０．１μｍの深さ）。
【０００５】そこで、従来は、この問題を解決するため
に、コンタクトホールを形成した後に不純物の補助注入
を行い、ソース・ドレイン拡散層をコンタクトホール側
で深くすることで、接合リーク電流を低減する方法が採
られていた。図１５、図１６は、従来プロセスでコンタ
クト補助注入をおこなった場合の工程を示す半導体装置
の断面側面図である。図１５はＳＲＡＭ回路部のＮＭＯ
ＳＦＥＴ領域２１３（Ｎ型のＭＯＳＦＥＴ領域）に補助
注入を行う工程を示し、一方、図１６はＳＲＡＭ回路部
のＰＭＯＳＦＥＴ領域２１４（Ｐ型のＭＯＳＦＥＴ領
域）に補助注入を行う工程を示している。
に、コンタクトホールを形成した後に不純物の補助注入
を行い、ソース・ドレイン拡散層をコンタクトホール側
で深くすることで、接合リーク電流を低減する方法が採
られていた。図１５、図１６は、従来プロセスでコンタ
クト補助注入をおこなった場合の工程を示す半導体装置
の断面側面図である。図１５はＳＲＡＭ回路部のＮＭＯ
ＳＦＥＴ領域２１３（Ｎ型のＭＯＳＦＥＴ領域）に補助
注入を行う工程を示し、一方、図１６はＳＲＡＭ回路部
のＰＭＯＳＦＥＴ領域２１４（Ｐ型のＭＯＳＦＥＴ領
域）に補助注入を行う工程を示している。
【０００６】まず、図１５に示したように、層間絶縁膜
２９２にコンタクトホール２９４をエッチングにより形
成した後、ＳＲＡＭ回路のＮＭＯＳＦＥＴ領域２１３
に、フォトレジスト層３１１を用いて選択的にたとえば
ホウ素を補助注入し、接合の深い領域３２２を形成す
る。同ように、図１６に示したように、ＳＲＡＭ回路の
ＰＭＯＳＦＥＴ領域２１４にもレジスト３２１を用い、
選択的にコンタクト補助注入を行い、接合の深い領域３
２２を形成する。
２９２にコンタクトホール２９４をエッチングにより形
成した後、ＳＲＡＭ回路のＮＭＯＳＦＥＴ領域２１３
に、フォトレジスト層３１１を用いて選択的にたとえば
ホウ素を補助注入し、接合の深い領域３２２を形成す
る。同ように、図１６に示したように、ＳＲＡＭ回路の
ＰＭＯＳＦＥＴ領域２１４にもレジスト３２１を用い、
選択的にコンタクト補助注入を行い、接合の深い領域３
２２を形成する。
【０００７】
【発明が解決しようとする課題】これにより接合リーク
電流を低減させることが可能であるが、この従来の方法
では、フォトレジスト層３１１、３２１によるマスクを
用いて不純物を補助注入するための上述のような工程が
必要であり、そのため工程数が増してコスト高になると
いう欠点がある。本発明はこのような問題を解決するた
めになされたもので、その目的は、接合リーク電流によ
る製造歩留まりの低下を低コストで回避できる半導体装
置の製造方法を提供することにある。
電流を低減させることが可能であるが、この従来の方法
では、フォトレジスト層３１１、３２１によるマスクを
用いて不純物を補助注入するための上述のような工程が
必要であり、そのため工程数が増してコスト高になると
いう欠点がある。本発明はこのような問題を解決するた
めになされたもので、その目的は、接合リーク電流によ
る製造歩留まりの低下を低コストで回避できる半導体装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体基板上にメモリ回路を構成する第１
のトランジスタと、前記メモリ回路の入出力回路を構成
する、前記第１のトランジスタと同一の導電型の第２の
トランジスタとを形成する半導体装置の製造方法であっ
て、前記半導体基板の上に複数の素子分離層を形成した
後、前記素子分離層により分離された各領域にそれぞれ
前記第１および第２のトランジスタのゲート電極を形成
し、前記半導体基板の表面にフォトレジスト層を形成し
た後、前記第１のトランジスタのソース・ドレイン領域
と前記素子分離層との境界領域、および前記第２のトラ
ンジスタの前記ゲート電極の周辺領域に開口を形成して
半導体基板表面を露出させ、前記第１のトランジスタの
前記ゲート電極周辺にＬＤＤを形成するためのイオン注
入より強い第１のイオン注入を、前記フォトレジスト層
の前記開口を通じて行い前記第２のトランジスタの前記
ゲート電極の周辺領域にＬＤＤを形成するとともに、前
記第１のトランジスタのソース・ドレイン領域と前記素
子分離層との前記境界領域に補助注入領域を形成し、そ
の後、第２のイオン注入を行って前記第１のトランジス
タの前記ゲート電極周辺にＬＤＤを形成し、さらに前記
第１および第２のトランジスタの本来の不純物濃度のソ
ース・ドレインを形成した上で、前記半導体基板の表面
全体に層間絶縁膜を形成し、前記層間絶縁膜に各トラン
ジスタのソース・ドレインへ至るコンタクトホールを開
口させて各トランジスタのソース・ドレインに接続する
コンタクトプラグを形成することを特徴とする。
成するため、半導体基板上にメモリ回路を構成する第１
のトランジスタと、前記メモリ回路の入出力回路を構成
する、前記第１のトランジスタと同一の導電型の第２の
トランジスタとを形成する半導体装置の製造方法であっ
て、前記半導体基板の上に複数の素子分離層を形成した
後、前記素子分離層により分離された各領域にそれぞれ
前記第１および第２のトランジスタのゲート電極を形成
し、前記半導体基板の表面にフォトレジスト層を形成し
た後、前記第１のトランジスタのソース・ドレイン領域
と前記素子分離層との境界領域、および前記第２のトラ
ンジスタの前記ゲート電極の周辺領域に開口を形成して
半導体基板表面を露出させ、前記第１のトランジスタの
前記ゲート電極周辺にＬＤＤを形成するためのイオン注
入より強い第１のイオン注入を、前記フォトレジスト層
の前記開口を通じて行い前記第２のトランジスタの前記
ゲート電極の周辺領域にＬＤＤを形成するとともに、前
記第１のトランジスタのソース・ドレイン領域と前記素
子分離層との前記境界領域に補助注入領域を形成し、そ
の後、第２のイオン注入を行って前記第１のトランジス
タの前記ゲート電極周辺にＬＤＤを形成し、さらに前記
第１および第２のトランジスタの本来の不純物濃度のソ
ース・ドレインを形成した上で、前記半導体基板の表面
全体に層間絶縁膜を形成し、前記層間絶縁膜に各トラン
ジスタのソース・ドレインへ至るコンタクトホールを開
口させて各トランジスタのソース・ドレインに接続する
コンタクトプラグを形成することを特徴とする。
【０００９】このように、本発明では、第２のトランジ
スタのＬＤＤを形成する際に、同時に第１のトランジス
タのソース・ドレイン領域と素子分離層との境界領域に
イオン注入を行うので、工程数を増すことなく補助注入
領域を形成でき、接合リーク電流による製造歩留まりの
低下を低コストで回避することができる。
スタのＬＤＤを形成する際に、同時に第１のトランジス
タのソース・ドレイン領域と素子分離層との境界領域に
イオン注入を行うので、工程数を増すことなく補助注入
領域を形成でき、接合リーク電流による製造歩留まりの
低下を低コストで回避することができる。
【００１０】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１の（Ａ）は本発明によ
る半導体装置の製造方法の一例におけるイオン注入工程
を示す半導体装置の断面側面図、（Ｂ）は同平面図、
（Ｃ）は同部分断面側面図である。また、図２ないし図
１１は本発明による製造方法の一例による製造工程を示
す半導体装置の断面側面図である。
て図面を参照して説明する。図１の（Ａ）は本発明によ
る半導体装置の製造方法の一例におけるイオン注入工程
を示す半導体装置の断面側面図、（Ｂ）は同平面図、
（Ｃ）は同部分断面側面図である。また、図２ないし図
１１は本発明による製造方法の一例による製造工程を示
す半導体装置の断面側面図である。
【００１１】まず、図１を参照して概要を説明する。図
１の（Ａ）および（Ｂ）に示したように、シリコンから
成る半導体基板２１１上に素子分離層２１２、ゲート電
極２２１をパターンニングし、ＳＲＡＭ回路２０１のＮ
ＭＯＳＦＥＴ領域２１３およびＰＭＯＳＦＥＴ領域２１
４（本発明にかかわる第１のトランジスタの領域）、な
らびに入出力回路２０２のＮＭＯＳＦＥＴ領域２１５お
よびＰＭＯＳＦＥＴ領域２１６（本発明に係わる第２の
トランジスタの領域）を形成する。
１の（Ａ）および（Ｂ）に示したように、シリコンから
成る半導体基板２１１上に素子分離層２１２、ゲート電
極２２１をパターンニングし、ＳＲＡＭ回路２０１のＮ
ＭＯＳＦＥＴ領域２１３およびＰＭＯＳＦＥＴ領域２１
４（本発明にかかわる第１のトランジスタの領域）、な
らびに入出力回路２０２のＮＭＯＳＦＥＴ領域２１５お
よびＰＭＯＳＦＥＴ領域２１６（本発明に係わる第２の
トランジスタの領域）を形成する。
【００１２】そして、入出力回路２０２のＮＭＯＳＦＥ
Ｔ領域２１５のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域２３２を形成すために、フォトレジス
ト層２３１を介しイオン注入を行うが、その際、ＮＭＯ
ＳＦＥＴ領域２１３の素子分離層２１２の周辺領域２３
３にも同時にイオン注入を行う。その後、領域２１４、
２１６にも同様にイオン注入を行った上で、層間絶縁膜
２９２（図１の（Ｃ））を形成し、コンタクトホール２
９４を開口させ、コンタクトプラグ２９８を形成して、
図１の（Ｃ）に示した構造を得る。
Ｔ領域２１５のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域２３２を形成すために、フォトレジス
ト層２３１を介しイオン注入を行うが、その際、ＮＭＯ
ＳＦＥＴ領域２１３の素子分離層２１２の周辺領域２３
３にも同時にイオン注入を行う。その後、領域２１４、
２１６にも同様にイオン注入を行った上で、層間絶縁膜
２９２（図１の（Ｃ））を形成し、コンタクトホール２
９４を開口させ、コンタクトプラグ２９８を形成して、
図１の（Ｃ）に示した構造を得る。
【００１３】この構造では、図１の（Ｃ）に示したよう
に、コンタクトホール２９４のパターンニング時の目ず
れによって（領域１３２）コンタクトプラグ２９８の下
端部が通常より深い位置（たとえば半導体基板表面から
０．１μｍ）となった場合でも、上述のように入出力回
路２０２のＬＤＤを形成するためのイオン注入により、
ＮＭＯＳＦＥＴ領域２１３の素子分離層２１２の周辺領
域にも同時にイオン注入が行われているので、素子分離
層２１２近傍の領域１３２の箇所でソース・ドレイン拡
散層が厚くなる（たとえば０．１５μｍ）。その結果、
ソース・ドレイン接合リーク電流が抑えられる。
に、コンタクトホール２９４のパターンニング時の目ず
れによって（領域１３２）コンタクトプラグ２９８の下
端部が通常より深い位置（たとえば半導体基板表面から
０．１μｍ）となった場合でも、上述のように入出力回
路２０２のＬＤＤを形成するためのイオン注入により、
ＮＭＯＳＦＥＴ領域２１３の素子分離層２１２の周辺領
域にも同時にイオン注入が行われているので、素子分離
層２１２近傍の領域１３２の箇所でソース・ドレイン拡
散層が厚くなる（たとえば０．１５μｍ）。その結果、
ソース・ドレイン接合リーク電流が抑えられる。
【００１４】次に、本実施の形態例について詳細に説明
する。まず、図２に示したように、半導体基板２１１上
に素子分離層２１２を形成する。素子分離層２１２によ
り区切られた各領域がそれぞれＳＲＡＭ回路２０１のＮ
ＭＯＳＦＥＴ領域２１３、ＳＲＡＭ回路２０１のＰＭＯ
ＳＦＥＴ領域２１４、入出力回路２０２のＮＭＯＳＦＥ
Ｔ領域２１５、ならびに入出力回路２０２のＰＭＯＳＦ
ＥＴ領域２１６となる。
する。まず、図２に示したように、半導体基板２１１上
に素子分離層２１２を形成する。素子分離層２１２によ
り区切られた各領域がそれぞれＳＲＡＭ回路２０１のＮ
ＭＯＳＦＥＴ領域２１３、ＳＲＡＭ回路２０１のＰＭＯ
ＳＦＥＴ領域２１４、入出力回路２０２のＮＭＯＳＦＥ
Ｔ領域２１５、ならびに入出力回路２０２のＰＭＯＳＦ
ＥＴ領域２１６となる。
【００１５】つづいて、それぞれの領域にウェルを形
成、しきい値調整注入を行った後、図３に示したよう
に、各領域にゲート電極２２１を形成する。次に、図４
に示したように、ＮＭＯＳＦＥＴ領域２１５およびＮＭ
ＯＳＦＥＴ領域２１３に隣接する素子分離層２１２の周
辺領域２３３において開口するフォトレジスト層２３１
を形成し、開口部を通じ露出している半導体基板２１１
の箇所にイオン注入を行う。
成、しきい値調整注入を行った後、図３に示したよう
に、各領域にゲート電極２２１を形成する。次に、図４
に示したように、ＮＭＯＳＦＥＴ領域２１５およびＮＭ
ＯＳＦＥＴ領域２１３に隣接する素子分離層２１２の周
辺領域２３３において開口するフォトレジスト層２３１
を形成し、開口部を通じ露出している半導体基板２１１
の箇所にイオン注入を行う。
【００１６】通常、この工程は入出力回路２０２のＮＭ
ＯＳＦＥＴ領域２１５に選択的にイオン注入を行ってＬ
ＤＤ領域２３２を形成するために行われるが、本実施の
形態例では、補助注入領域２３４も同時に形成される。
このイオン注入では、Ｎ型の不純物として、たとえばリ
ンを用い、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２
１３の本来のソース・ドレイン拡散領域より深い拡散領
域を形成するために、より強いイオン注入を行うべくエ
ネルギーは１０ｋｅＶ〜２０ｋｅＶ、ドーズ量は１×１
０13ｃｍ-2とする。これによりＬＤＤ領域２３２および
補助注入領域２３４の接合深さは０．１５μｍ程度とな
る。
ＯＳＦＥＴ領域２１５に選択的にイオン注入を行ってＬ
ＤＤ領域２３２を形成するために行われるが、本実施の
形態例では、補助注入領域２３４も同時に形成される。
このイオン注入では、Ｎ型の不純物として、たとえばリ
ンを用い、ＳＲＡＭ回路２０１のＮＭＯＳＦＥＴ領域２
１３の本来のソース・ドレイン拡散領域より深い拡散領
域を形成するために、より強いイオン注入を行うべくエ
ネルギーは１０ｋｅＶ〜２０ｋｅＶ、ドーズ量は１×１
０13ｃｍ-2とする。これによりＬＤＤ領域２３２および
補助注入領域２３４の接合深さは０．１５μｍ程度とな
る。
【００１７】ＬＤＤ領域２３２の形成は、ホットキャリ
ア耐性を良くするために従来より、このような高エネル
ギーで行われており、従来と同じ条件でイオン注入を行
うことで、補助注入領域２３４においても必要な接合深
さを確保することができる。次に、図５に示したよう
に、フォトレジスト層２４１を形成し、入出力回路２０
２のＰＭＯＳＦＥＴ領域２１６、およびＰＭＯＳＦＥＴ
領域２１４に隣接する素子分離層２１２の周辺領域２４
３に対して選択的にイオン注入を行う。これにより、Ｌ
ＤＤ領域２４２、および補助注入領域２４４が形成され
る。
ア耐性を良くするために従来より、このような高エネル
ギーで行われており、従来と同じ条件でイオン注入を行
うことで、補助注入領域２３４においても必要な接合深
さを確保することができる。次に、図５に示したよう
に、フォトレジスト層２４１を形成し、入出力回路２０
２のＰＭＯＳＦＥＴ領域２１６、およびＰＭＯＳＦＥＴ
領域２１４に隣接する素子分離層２１２の周辺領域２４
３に対して選択的にイオン注入を行う。これにより、Ｌ
ＤＤ領域２４２、および補助注入領域２４４が形成され
る。
【００１８】通常、この工程は入出力回路２０２のＰＭ
ＯＳＦＥＴ領域２１６に選択的にイオン注入を行ってＬ
ＤＤ領域２４２を形成するために行われるが、本実施の
形態例では、上述のように補助注入領域２４４も同時に
形成される。このイオン注入では、Ｐ型の不純物とし
て、たとえばホウ素を用い、ＳＲＡＭ回路２０１のＰＭ
ＯＳＦＥＴ領域２１４の本来のソース・ドレイン拡散領
域より深い拡散領域を形成するために、より強いイオン
注入を行うべくエネルギーは２０〜３０ｋｅＶ、ドーズ
量は１×１０14ｃｍ-2とする。これによりＬＤＤ領域２
４２および補助注入領域２４４の接合深さは０．１５μ
ｍ程度となる。ＬＤＤ領域２４２の形成は、ホットキャ
リア耐性を良くするために従来より、このような高エネ
ルギーで行われており、従来と同じ条件でイオン注入を
行うことで、補助注入領域２４４においても必要な接合
深さを確保することができる。
ＯＳＦＥＴ領域２１６に選択的にイオン注入を行ってＬ
ＤＤ領域２４２を形成するために行われるが、本実施の
形態例では、上述のように補助注入領域２４４も同時に
形成される。このイオン注入では、Ｐ型の不純物とし
て、たとえばホウ素を用い、ＳＲＡＭ回路２０１のＰＭ
ＯＳＦＥＴ領域２１４の本来のソース・ドレイン拡散領
域より深い拡散領域を形成するために、より強いイオン
注入を行うべくエネルギーは２０〜３０ｋｅＶ、ドーズ
量は１×１０14ｃｍ-2とする。これによりＬＤＤ領域２
４２および補助注入領域２４４の接合深さは０．１５μ
ｍ程度となる。ＬＤＤ領域２４２の形成は、ホットキャ
リア耐性を良くするために従来より、このような高エネ
ルギーで行われており、従来と同じ条件でイオン注入を
行うことで、補助注入領域２４４においても必要な接合
深さを確保することができる。
【００１９】その後、図６に示したように、フォトレジ
スト層２５１を形成し、ＳＲＡＭ回路２０１のＮＭＯＳ
ＦＥＴ領域２１３に選択的にイオン注入を行ってＬＤＤ
領域２５２を形成する。このイオン注入にはＮ型不純物
ヒ素を用い、エネルギーは１〜１０ｋｅＶ、ドーズ量は
１×１０14〜１×１０15ｃｍ-2とする。
スト層２５１を形成し、ＳＲＡＭ回路２０１のＮＭＯＳ
ＦＥＴ領域２１３に選択的にイオン注入を行ってＬＤＤ
領域２５２を形成する。このイオン注入にはＮ型不純物
ヒ素を用い、エネルギーは１〜１０ｋｅＶ、ドーズ量は
１×１０14〜１×１０15ｃｍ-2とする。
【００２０】同様に、図７に示したように、フォトレジ
スト層２６１を形成し、ＳＲＡＭ回路２０１のＰＭＯＳ
ＦＥＴ領域２１４に選択的にイオン注入を行ってＬＤＤ
領域２６２を形成する。このイオン注入にはＰ型不純物
としてホウ素を用い、エネルギーは０．１〜１０ｋｅ
Ｖ、ドーズ量は１×１０14〜１×１０15ｃｍ-2とする。
そして、上記不純物の活性化のための熱処理を行う。
スト層２６１を形成し、ＳＲＡＭ回路２０１のＰＭＯＳ
ＦＥＴ領域２１４に選択的にイオン注入を行ってＬＤＤ
領域２６２を形成する。このイオン注入にはＰ型不純物
としてホウ素を用い、エネルギーは０．１〜１０ｋｅ
Ｖ、ドーズ量は１×１０14〜１×１０15ｃｍ-2とする。
そして、上記不純物の活性化のための熱処理を行う。
【００２１】つづいて、図８に示したように、サイドウ
ォールスペーサー２７１を形成した後、フォトレジスト
層２７２を形成し、ＳＲＡＭ回路２０１および入出力回
路２０２のＮＭＯＳＦＥＴ領域２１３、２１５に選択的
にイオン注入を行って本来の不純物濃度のソース・ドレ
イン領域２７３を形成する。このイオン注入にはＮ型不
純物としてヒ素を用い、エネルギーは３０ｋｅＶ、ドー
ズ量は５×１０15ｃｍ -2とする。これにより接合深さは
０．１μｍ程度となる。
ォールスペーサー２７１を形成した後、フォトレジスト
層２７２を形成し、ＳＲＡＭ回路２０１および入出力回
路２０２のＮＭＯＳＦＥＴ領域２１３、２１５に選択的
にイオン注入を行って本来の不純物濃度のソース・ドレ
イン領域２７３を形成する。このイオン注入にはＮ型不
純物としてヒ素を用い、エネルギーは３０ｋｅＶ、ドー
ズ量は５×１０15ｃｍ -2とする。これにより接合深さは
０．１μｍ程度となる。
【００２２】同様に、図９に示したように、フォトレジ
スト層２８１を形成し、ＳＲＡＭ回路２０１および入出
力回路２０２のＰＭＯＳＦＥＴ領域２１４、２１６に選
択的にイオン注入を行ってソース・ドレイン領域２８２
を形成する。このイオン注入にはＰ型不純物としてホウ
素を用い、エネルギーは５ｋｅＶ、ドーズ量は５×１０
15ｃｍ-2として、０．１μｍ程度の接合深さを得る。
スト層２８１を形成し、ＳＲＡＭ回路２０１および入出
力回路２０２のＰＭＯＳＦＥＴ領域２１４、２１６に選
択的にイオン注入を行ってソース・ドレイン領域２８２
を形成する。このイオン注入にはＰ型不純物としてホウ
素を用い、エネルギーは５ｋｅＶ、ドーズ量は５×１０
15ｃｍ-2として、０．１μｍ程度の接合深さを得る。
【００２３】つづいて、図１０に示したように、ゲート
電極２２１および各ソースドレイン領域の表面部２９１
をシリサイド化した上で、層間絶縁膜２９２を形成す
る。さらにフォトレジスト層２９３を形成し、コンタク
トホール２９４をエッチングにより形成する。その後、
図１１に示したように、コンタクトプラグ２９８および
第１層配線２９９を形成する。
電極２２１および各ソースドレイン領域の表面部２９１
をシリサイド化した上で、層間絶縁膜２９２を形成す
る。さらにフォトレジスト層２９３を形成し、コンタク
トホール２９４をエッチングにより形成する。その後、
図１１に示したように、コンタクトプラグ２９８および
第１層配線２９９を形成する。
【００２４】このように形成した半導体装置では、図１
０に示したように、コンタクトパターンニングの目ずれ
によって素子分離層２１２にはみ出した部分２９５で
は、図のように素子分離層２１２の一部もエッチングさ
れてしまい、コンタクトプラグ２９８はその箇所で半導
体基板２１１内に侵入した状態となる。しかし、本実施
の形態例では、補助注入領域２３４、２４４が形成され
ているため、この箇所でソース・ドレイン拡散領域は深
くなっており、したがって、接合リーク電流が大きくな
ることはない。そして、補助注入領域２３４、２４４
は、上述のようにＮＭＯＳＦＥＴ領域２１５およびＰＭ
ＯＳＦＥＴ領域２１６のＬＤＤ領域を形成する際に同時
に形成されるので、従来のように補助注入領域２３４、
２４４を形成するために工程を追加する必要がない。
０に示したように、コンタクトパターンニングの目ずれ
によって素子分離層２１２にはみ出した部分２９５で
は、図のように素子分離層２１２の一部もエッチングさ
れてしまい、コンタクトプラグ２９８はその箇所で半導
体基板２１１内に侵入した状態となる。しかし、本実施
の形態例では、補助注入領域２３４、２４４が形成され
ているため、この箇所でソース・ドレイン拡散領域は深
くなっており、したがって、接合リーク電流が大きくな
ることはない。そして、補助注入領域２３４、２４４
は、上述のようにＮＭＯＳＦＥＴ領域２１５およびＰＭ
ＯＳＦＥＴ領域２１６のＬＤＤ領域を形成する際に同時
に形成されるので、従来のように補助注入領域２３４、
２４４を形成するために工程を追加する必要がない。
【００２５】図１２は実施の形態例の製造方法により作
製した多数の半導体装置で接合リーク電流を測定した結
果を示すグラフである。横軸は接合リーク電流、縦軸は
接合リーク電流に関する累積確率を示し、曲線２は本実
施の形態例の場合、曲線４は従来の場合の測定結果をそ
れぞれ示している。なお、測定では接合電圧は２．１Ｖ
とした。このグラフから分かるように、本実施の形態例
では、接合リーク電流は２桁程度の大幅な減少となって
いる。
製した多数の半導体装置で接合リーク電流を測定した結
果を示すグラフである。横軸は接合リーク電流、縦軸は
接合リーク電流に関する累積確率を示し、曲線２は本実
施の形態例の場合、曲線４は従来の場合の測定結果をそ
れぞれ示している。なお、測定では接合電圧は２．１Ｖ
とした。このグラフから分かるように、本実施の形態例
では、接合リーク電流は２桁程度の大幅な減少となって
いる。
【００２６】
【発明の効果】以上説明したように本発明では、第２の
トランジスタのＬＤＤを形成する際に、同時に第１のト
ランジスタのソース・ドレイン領域と素子分離層との境
界領域にイオン注入を行うので、工程数を増すことなく
補助注入領域を形成でき、接合リーク電流による製造歩
留まりの低下を低コストで回避することができる。
トランジスタのＬＤＤを形成する際に、同時に第１のト
ランジスタのソース・ドレイン領域と素子分離層との境
界領域にイオン注入を行うので、工程数を増すことなく
補助注入領域を形成でき、接合リーク電流による製造歩
留まりの低下を低コストで回避することができる。
【図１】（Ａ）は本発明による半導体装置の製造方法の
一例におけるイオン注入工程を示す半導体装置の断面側
面図、（Ｂ）は同平面図、（Ｃ）は同部分断面側面図で
ある。
一例におけるイオン注入工程を示す半導体装置の断面側
面図、（Ｂ）は同平面図、（Ｃ）は同部分断面側面図で
ある。
【図２】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図３】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図４】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図５】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図６】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図７】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図８】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図９】本発明による製造方法の一例による製造工程を
示す半導体装置の断面側面図である。
示す半導体装置の断面側面図である。
【図１０】本発明による製造方法の一例による製造工程
を示す半導体装置の断面側面図である。
を示す半導体装置の断面側面図である。
【図１１】本発明による製造方法の一例による製造工程
を示す半導体装置の断面側面図である。
を示す半導体装置の断面側面図である。
【図１２】実施の形態例の製造方法により作製した半導
体装置で接合リーク電流を測定した結果を示すグラフで
ある。
体装置で接合リーク電流を測定した結果を示すグラフで
ある。
【図１３】素子分離層がオーバーエッチされた場合のコ
ンタクトプラグ周辺を示す半導体装置の部分拡大断面側
面図である。
ンタクトプラグ周辺を示す半導体装置の部分拡大断面側
面図である。
【図１４】コンタクトプラグが素子分離層側にはみ出し
ている場合を示すソース・ドレイン拡散層の周辺を示す
部分拡大平面図である。
ている場合を示すソース・ドレイン拡散層の周辺を示す
部分拡大平面図である。
【図１５】従来プロセスでコンタクト補助注入をおこな
った場合の工程を示す半導体装置の断面側面図である。
った場合の工程を示す半導体装置の断面側面図である。
【図１６】従来プロセスでコンタクト補助注入をおこな
った場合の工程を示す半導体装置の断面側面図である。
った場合の工程を示す半導体装置の断面側面図である。
２０１……ＳＲＡＭ回路、２０２……入出力回路、２１
１……半導体基板、２１２……素子分離層、２１３……
ＮＭＯＳＦＥＴ領域、２１４……ＰＭＯＳＦＥＴ領域、
２１５……ＮＭＯＳＦＥＴ領域、２１６……ＰＭＯＳＦ
ＥＴ領域、２２１……ゲート電極、２３１……フォトレ
ジスト層、２３１……フォトレジスト層、２３２……Ｌ
ＤＤ領域、２３３……周辺領域、２３４……補助注入領
域、２４１……フォトレジスト層、２４２……ＬＤＤ領
域、２４３……周辺領域、２４４……補助注入領域、２
５１……フォトレジスト層、２５２……ＬＤＤ領域、２
６１……フォトレジスト層、２６２……ＬＤＤ領域、２
７１……サイドウォールスペーサー、２７２……フォト
レジスト層、２７３……ソース・ドレイン領域、２８１
……フォトレジスト層、２８２……ソース・ドレイン領
域、２９１……表面部、２９２……層間絶縁膜、２９２
……層間絶縁膜、２９４……コンタクトホール、２９４
……コンタクトホール、２９８……コンタクトプラグ、
２９９……第１層配線、３２１……フォトレジスト層、
３２２……領域、４１１……コンタクトプラグ、４１２
……素子分離層、４１４……ソース・ドレイン拡散層、
４１４Ａ……底部。
１……半導体基板、２１２……素子分離層、２１３……
ＮＭＯＳＦＥＴ領域、２１４……ＰＭＯＳＦＥＴ領域、
２１５……ＮＭＯＳＦＥＴ領域、２１６……ＰＭＯＳＦ
ＥＴ領域、２２１……ゲート電極、２３１……フォトレ
ジスト層、２３１……フォトレジスト層、２３２……Ｌ
ＤＤ領域、２３３……周辺領域、２３４……補助注入領
域、２４１……フォトレジスト層、２４２……ＬＤＤ領
域、２４３……周辺領域、２４４……補助注入領域、２
５１……フォトレジスト層、２５２……ＬＤＤ領域、２
６１……フォトレジスト層、２６２……ＬＤＤ領域、２
７１……サイドウォールスペーサー、２７２……フォト
レジスト層、２７３……ソース・ドレイン領域、２８１
……フォトレジスト層、２８２……ソース・ドレイン領
域、２９１……表面部、２９２……層間絶縁膜、２９２
……層間絶縁膜、２９４……コンタクトホール、２９４
……コンタクトホール、２９８……コンタクトプラグ、
２９９……第１層配線、３２１……フォトレジスト層、
３２２……領域、４１１……コンタクトプラグ、４１２
……素子分離層、４１４……ソース・ドレイン拡散層、
４１４Ａ……底部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 21/90 Ｃ 27/088 27/08 １０２Ｄ 21/8238 ３２１Ｆ 27/092 ３２１Ｅ 27/10 ４６１ ３２１Ｋ ４８１ Ｆターム(参考） 4M104 CC01 DD08 DD26 GG09 GG10 GG14 GG16 HH20 5F032 AA34 BA01 BA05 CA17 CA20 5F033 KK01 QQ09 QQ37 QQ58 QQ65 QQ70 TT08 VV16 WW00 WW07 XX15 XX31 5F048 AA01 AA04 AA07 AA09 AB01 AC01 AC03 BA01 BC07 BC19 BC20 BF06 BF16 BG11 5F083 BS17 GA28 JA53 MA06 MA19 MA20 NA01 PR36 PR43 PR44 PR53 PR54 ZA06
Claims (10)
- 【請求項１】 半導体基板上にメモリ回路を構成する第
１のトランジスタと、前記メモリ回路の入出力回路を構
成する、前記第１のトランジスタと同一の導電型の第２
のトランジスタとを形成する半導体装置の製造方法であ
って、 前記半導体基板の上に複数の素子分離層を形成した後、
前記素子分離層により分離された各領域にそれぞれ前記
第１および第２のトランジスタのゲート電極を形成し、 前記半導体基板の表面にフォトレジスト層を形成した
後、前記第１のトランジスタのソース・ドレイン領域と
前記素子分離層との境界領域、および前記第２のトラン
ジスタの前記ゲート電極の周辺領域に開口を形成して半
導体基板表面を露出させ、 前記第１のトランジスタの前記ゲート電極周辺にＬＤＤ
を形成するためのイオン注入より強い第１のイオン注入
を、前記フォトレジスト層の前記開口を通じて行い前記
第２のトランジスタの前記ゲート電極の周辺領域にＬＤ
Ｄを形成するとともに、前記第１のトランジスタのソー
ス・ドレイン領域と前記素子分離層との前記境界領域に
補助注入領域を形成し、 その後、第２のイオン注入を行って前記第１のトランジ
スタの前記ゲート電極周辺にＬＤＤを形成し、さらに前
記第１および第２のトランジスタの本来の不純物濃度の
ソース・ドレインを形成した上で、前記半導体基板の表
面全体に層間絶縁膜を形成し、前記層間絶縁膜に各トラ
ンジスタのソース・ドレインへ至るコンタクトホールを
開口させて各トランジスタのソース・ドレインに接続す
るコンタクトプラグを形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記第１および第２のトランジスタはＮ
型のＭＯＳＦＥＴであり、前記第１のイオン注入により
注入する不純物はＮ型の不純物であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記Ｎ型の不純物はリンであることを特
徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記第１のイオン注入では、エネルギー
は１０〜２０ＫｅＶ、ドーズ量は１×１０13ｃｍ-2程度
とすることを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項５】 前記第２のイオン注入では、不純物をヒ
素とし、エネルギーは１〜１０ＫｅＶ、ドーズ量は１×
１０14〜１×１０15ｃｍ-2程度とすることを特徴とする
請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第１および第２のトランジスタはＰ
型のＭＯＳＦＥＴであり、前記第１のイオン注入により
注入する不純物はＰ型の不純物であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項７】 前記Ｐ型の不純物はホウ素であることを
特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記第１のイオン注入では、エネルギー
は２０〜３０ＫｅＶ、ドーズ量は１×１０14ｃｍ-2程度
とすることを特徴とする請求項６記載の半導体装置の製
造方法。 - 【請求項９】 前記第２のイオン注入では、不純物をホ
ウ素とし、エネルギーは１〜１０ＫｅＶ、ドーズ量は１
×１０14〜１×１０15ｃｍ-2程度とすることを特徴とす
る請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記メモリ回路はＳＲＡＭ回路である
ことを特徴とする請求項１記載の半導体装置の製造方
法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013424A (ja) * | 2004-06-25 | 2006-01-12 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| CN100463134C (zh) * | 2003-05-29 | 2009-02-18 | 松下电器产业株式会社 | 半导体集成电路装置 |
| US7611947B2 (en) | 2007-03-28 | 2009-11-03 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| US7679144B2 (en) | 2005-05-11 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| KR100983514B1 (ko) | 2003-06-30 | 2010-09-27 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US9613811B2 (en) | 2013-12-06 | 2017-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
| US10366997B2 (en) | 2015-04-01 | 2019-07-30 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832110B (zh) * | 2012-05-22 | 2015-03-18 | 上海华力微电子有限公司 | 一种提高静态随机储存器读出冗余度的方法 |
| CN102832174B (zh) * | 2012-05-22 | 2014-08-13 | 上海华力微电子有限公司 | 一种提高静态随机储存器读出冗余度的方法 |
-
2000
- 2000-05-18 JP JP2000146872A patent/JP4477197B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| CN100463134C (zh) * | 2003-05-29 | 2009-02-18 | 松下电器产业株式会社 | 半导体集成电路装置 |
| KR100983514B1 (ko) | 2003-06-30 | 2010-09-27 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| JP2006013424A (ja) * | 2004-06-25 | 2006-01-12 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7679144B2 (en) | 2005-05-11 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| US7611947B2 (en) | 2007-03-28 | 2009-11-03 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| US9613811B2 (en) | 2013-12-06 | 2017-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
| US10366997B2 (en) | 2015-04-01 | 2019-07-30 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for manufacturing the same |
| US10763268B2 (en) | 2015-04-01 | 2020-09-01 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for manufacturing the same |
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