JP2002016158A

JP2002016158A - 半導体装置の製造方法

Info

Publication number: JP2002016158A
Application number: JP2000192966A
Authority: JP
Inventors: Chihiro Arai; 千広荒井; Hiroyuki Miwa; 浩之三輪
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-06-27
Filing date: 2000-06-27
Publication date: 2002-01-18
Anticipated expiration: 2020-06-27
Also published as: KR20020001511A; US6344384B2; US20010055845A1; JP4556295B2; KR100750326B1

Abstract

(57)【要約】【課題】ＢｉＣＭＯＳプロセスにおいて、バイポーラト
ランジスタの表面再結合電流の増大による低電流でのｈ
_FEの低下を防止し、外部ベース領域をエミッタ多結晶シ
リコンに対して自己整合的に形成することで微細化が可
能な半導体装置の製造方法を提供する。【解決手段】第１の半導体素子の真性ベース領域１５を
形成後、真性ベース領域１５上の一部のエミッタ形成領
域に開口部３３ｃａを有する絶縁膜３２を形成し、当該
開口部３３ｃａを有する絶縁膜３２に第１の半導体素子
のエミッタ電極２４の形成および保護膜３５の形成を行
う。次に、ゲ−ト電極側部にサイドウォール絶縁膜を残
し、同時にエミッタ電極下の一部にエミッタ領域形成用
絶縁膜を残しながら絶縁膜を除去し、さらに半導体基板
表層に、エミッタ電極に対して自己整合的に真性ベース
領域に接する外部ベース領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＢｉＣＭＯＳトランジスタを有する半
導体装置の製造方法に関する。

【０００２】

【従来の技術】近年電子機器の小型化、軽量化および消
費電力の低減が進行するに伴い、半導体装置の高集積化
および微細化に対する要求が高まっている。そこで、低
消費電力と高集積化という特性を有するＣＭＯＳと、大
きな駆動力と高速性という特性を有するバイポーラトラ
ンジスタとを組み合わせたバイポーラＣＭＯＳ（Ｂｉ−
ＣＭＯＳ）の開発が活発的に行われている。

【０００３】従来の製造方法により製造されるＢｉＣＭ
ＯＳトランジスタの断面図を図１３に示す。

【０００４】図１３に示すように、ｐ型半導体基板１上
にｎ型エピタキシャル層２が形成され、ｎ型エピタキシ
ャル層２の表面には、ＬＯＣＯＳ技術により素子分離絶
縁膜３が形成されている。

【０００５】ｎｐｎバイポーラトランンジスタ形成領域
には、ｎ型コレクタ領域となるｎ型エピタキシャル層２
の下層にｎ型コレクタ埋め込み領域４が形成され、ｎ型
コレクタ埋め込み領域４の上層に、ベース直下の不純物
濃度を増大させるためのＳＩＣ（Selective Ion Implan
tation of Collector)領域１７が形成されている。ｎ型
エピタキシャル層２の表層には、ｐ型不純物を含有する
真性ベース領域１５と、真性ベース領域１５よりもさら
に高濃度のｐ型不純物を含有し、低抵抗化されたベース
取り出しの外部ベース領域１６が接続して形成されてい
る。ｐ型ベース領域（１５，１６）上には、シリコン酸
化膜３３が形成されている。シリコン酸化膜３３に設け
られた開口部３３ａおよびシリコン酸化膜３３上に、エ
ミッタ多結晶シリコン２４が形成されている。エミッタ
多結晶シリコン２４下部の真性ベース領域１５の表層に
ｎ型エミッタ領域２５が形成されている。また、ｎ型コ
レクタ埋め込み領域４上のｎ型エピタキシャル層２の一
部に、ｐ型ベース領域（１５、１６）と隔てて、ｎ型コ
レクタプラグ領域６およびｎ型コレクタ取り出し領域６
ａが形成されている。

【０００６】ｐＭＯＳトランジスタ形成領域には、ｐ型
半導体基板１と分離するためのｎ型分離領域５が形成さ
れ、さらにｎ型エピタキシャル層２にｎ型ウェル７が形
成されている。また、ｎＭＯＳトランジスタ部分には、
ｐ型ウェル８が形成されている。ｐＭＯＳおよびｎＭＯ
Ｓトランジスタ形成領域には、それぞれ、ｎ型ウェル７
およびｐ型ウェル８の表層に、ＬＤＤ領域（１１，１
３）を有するソース・ドレイン領域（１２，１４）が形
成されている。また、各ソース・ドレイン領域（１２，
１４）の間にゲート酸化膜（３１ａ，３１ｂ）を介し
て、ゲ−ト電極（２２，２３）が形成され、ゲ−ト電極
（２２，２３）の側部にサイドウォール絶縁膜（３２
ａ，３２ｂ）がそれぞれ形成されている。

【０００７】ゲ−ト電極（２２，２３）を被覆して全面
にシリコン酸化膜３３が形成されており、また各トラン
ジスタを被覆して全面に層間絶縁膜３４が形成され、シ
リコン酸化膜３３および層間絶縁膜３４には、ｐＭＯＳ
およびｎＭＯＳトランジスタのソース・ドレイン領域
（１２，１４）と、ｎｐｎバイポーラトランジスタの外
部ベース領域１６とエミッタ電極２４、およびコレクタ
取り出し領域６ａに達するコンタクトホール（４１，４
２，４３，４４，４５，４６，４７）が形成され、当該
コンタクトホールの内部および上部には、配線層（５
１，５２，５３，５４，５５，５６，５７）が形成され
ている。

【０００８】上記の構造の半導体装置の製造方法の１例
について説明する。

【０００９】まず、図１４（ａ）に示すように、例えば
ｐ型シリコン半導体基板１を熱酸化法により酸化して、
表面に酸化膜を形成し、当該酸化膜上部に、リソグラフ
ィー技術によって、上記シリコン半導体基板１上のｎｐ
ｎバイポーラトランジスタ形成領域とｐＭＯＳトランジ
スタ形成領域に開口を有するパターンのレジスト膜Ｒ１
を形成する。そして、このレジスト膜Ｒ１をマスクとし
て、酸化膜のパターニングを行い、ｎｐｎバイポーラト
ランジスタ形成領域とｐＭＯＳトランジスタ形成領域と
に開口部を有する酸化膜３６を形成する。

【００１０】次に、図１４（ｂ）に示すように、レジス
ト膜Ｒ１を除去した後、酸化アンチモン（Ｓｂ₂ Ｏ₃ ）
の固体ソースを用いた熱拡散処理によって、上記酸化膜
３６に形成された開口部を通じてシリコン半導体基板１
中にアンチモンを拡散させ、例えばｎ型コレクタ埋め込
み領域４、およびｐ型半導体基板１と分離するためのｎ
型分離領域５を形成する。

【００１１】次に、図１５（ｃ）に示すように、例えば
ウェットエッチングによって酸化膜３６を除去した後、
エピタキシャル成長法により、シリコン半導体基板１上
にｎ型エピタキシャル層２を形成する。

【００１２】次に、図１５（ｄ）に示すように、ＬＯＣ
ＯＳプロセスにより、ｎ型エピタキシャル層２に素子分
離絶縁膜３を形成する。この素子分離絶縁膜３の形成工
程では、例えば、ｎ型エピタキシャル層２の表面に熱酸
化法により酸化シリコン膜３ａを形成し、当該酸化シリ
コン膜３ａ上の素子分離絶縁膜形成領域以外の領域に不
図示の窒化シリコン膜を形成し、当該窒化シリコン膜を
耐酸化性マスクに用いて、ｎ型エピタキシャル層２の表
面を熱酸化して、素子分離絶縁膜３を形成する。その
後、窒化シリコン膜をエッチング除去することにより素
子分離絶縁膜３が形成される。

【００１３】次に、図１６（ｅ）に示すように、ｎｐｎ
バイポーラトランジスタ形成領域におけるｎ型コレクタ
プラグ領域を形成する領域に開口を有するレジスト膜Ｒ
２を形成した後、当該レジスト膜Ｒ２をマスクとして、
例えば、ｎ型不純物のリンをイオン注入することによ
り、ｎ型エピタキシャル層２に、ｎ型コレクタ埋め込み
領域４に接続するｎ型コレクタプラグ領域６を形成す
る。その後、レジスト膜Ｒ２を除去する。

【００１４】次に、図１６（ｆ）に示すように、ｎ型エ
ピタキシャル層２上にｐＭＯＳトランジスタ形成領域に
開口を有するレジスト膜Ｒ３をリソグラフィー技術を用
いて形成し、ｎ型不純物の例えばリンをイオン注入を行
うことによって、ｎ型ウェル７を形成する。その後レジ
スト膜Ｒ３を除去する。

【００１５】次に、図１７（ｇ）に示すように、ｎ型エ
ピタキシャル層２上に、ｎＭＯＳトランジスタ形成領域
と、ｎＭＯＳおよびｐＭＯＳトランジスタとｎｐｎバイ
ポーラトランジスタ形成領域の間の素子分離領域の一部
に開口を有するレジスト膜Ｒ４をリソグラフィー技術を
用いて形成し、例えば、ｐ型不純物のホウ素をイオン注
入することによって、素子分離領域を兼用したｐ型ウェ
ル８を形成する。

【００１６】次に、図１７（ｈ）に示すように、レジス
ト膜Ｒ４を除去した後、例えばウェットエッチングによ
り、酸化膜３ａを除去し、例えば熱酸化法によってゲー
ト酸化膜３１を形成する。

【００１７】次に、図１８（ｉ）に示すように、ｎＭＯ
ＳおよびｐＭＯＳトランジスタ形成領域にゲ−ト電極
（２２，２３）を形成する。

【００１８】次に、図１８（ｊ）に示すように、リソグ
ラフィー技術によって、ｐＭＯＳ形成領域に開口を有す
るレジスト膜Ｒ５を形成し、レジスト膜Ｒ５をマスクと
して、ｐ型不純物の例えば二フッ化ホウ素（ＢＦ²⁺）を
イオン注入することによって、ゲ−ト電極２２の両側部
のｎ型ウェル７中にｐ型ＬＤＤ領域１１を形成する。そ
の後、レジスト膜Ｒ５を除去する。

【００１９】次に、図１９（ｋ）に示すように、リソグ
ラフィー技術によって、ｎＭＯＳトランジスタ形成領域
に開口を有するレジスト膜Ｒ６を形成し、レジスト膜Ｒ
６をマスクとして、ｎ型不純物の例えばヒ素（Ａｓ⁺ ）
をイオン注入することによって、ゲ−ト電極２３の両側
部のｐ型ウェル８中にｎ型ＬＤＤ領域１３を形成する。
その後、レジスト膜Ｒ６を除去する。

【００２０】次に、図１９（ｌ）に示すように、リソグ
ラフィー技術によって、ｎｐｎバイポーラトランジスタ
の真性ベース形成領域に開口を有するレジスト膜Ｒ７を
形成し、レジスト膜Ｒ７をマスクとして、ｐ型不純物の
例えば二フッ化ホウ素をイオン注入することによって、
真性ベース領域１５を形成する。さらに、レジスト膜Ｒ
７をマスクとして、ｎ型不純物の例えばリンをイオン注
入することによって、ベース直下のコレクタ不純物濃度
を増大させるためのＳＩＣ（Selective Ion Implantati
on of Collector)領域１７を形成する。その後、レジス
ト膜Ｒ７を除去する。

【００２１】次に、図２０（ｍ）に示すように、ＣＶＤ
法によって、各トランジスタを被覆して全面に酸化シリ
コンを堆積させて、サイドウォール用絶縁膜３２を形成
する。

【００２２】次に、図２０（ｎ）に示すように、例えば
ＲＩＥにより、サイドウォール用絶縁膜３２をエッチン
グ除去して、各ゲ−ト電極（２２，２３）の側部にサイ
ドウォール絶縁膜（３２ａ，３２ｂ）を形成する。

【００２３】次に、図２１（ｏ）に示すように、ｎＭＯ
Ｓトランジスタ形成領域、およびｎｐｎバイポーラトラ
ンジスタのコレクタ取り出し領域に開口を有するレジス
ト膜Ｒ８をリソグラフィー技術を用いて形成し、ｎ型の
不純物として、例えばヒ素をイオン注入することによっ
て、ｎＭＯＳトランジスタのソース・ドレイン領域１４
および、ｎｐｎバイポーラトランジスタのコレクタ取り
出し領域６ａを形成する。その後、レジスト膜Ｒ８を除
去する。

【００２４】次に、図２１（ｐ）に示すように、ｐＭＯ
Ｓトランジスタ形成領域、およびｎｐｎバイポーラトラ
ンジスタの外部ベース形成領域に開口を有するレジスト
膜Ｒ９をリソグラフィー技術を用いて形成し、ｐ型の不
純物として、例えば二フッ化ホウ素をイオン注入するこ
とによって、ｐＭＯＳトランジスタのソース・ドレイン
領域１２およびｎｐｎバイポーラトランジスタの外部ベ
ース領域１６を形成する。その後、レジスト膜Ｒ９を除
去する。

【００２５】次に、図２２（ｑ）に示すように、酸化シ
リコン膜３３を全面に堆積させて、酸化シリコン膜３３
の上部にエミッタ形成領域に開口を有するレジスト膜Ｒ
１０をリソグラフィー技術を用いて形成し、レジスト膜
Ｒ１０をマスクとして、ＲＩＥによって、酸化シリコン
膜３３にエミッタ形成用開口部３３ａを形成する。その
後、レジスト膜Ｒ１０を除去する。

【００２６】次に、図２２（ｒ）に示すように、ＬＰＣ
ＶＤ（Low Pressure Chemical Vapor Deposition) 法に
より、開口部３３ａ内を含む全面にエミッタ多結晶シリ
コンとなるｎ型不純物のヒ素が高濃度にドーピングされ
たエミッタ多結晶シリコン用層２４ａを形成する。

【００２７】次に、図２３（ｓ）に示すように、エミッ
タ多結晶シリコン用層２４ａ上に、リソグラフィー技術
によって、ｎｐｎバイポーラトランジスタのエミッタ多
結晶シリコンのパターンを有するレジスト膜Ｒ１１を形
成し、当該レジスト膜Ｒ１１をマスクとして、エミッタ
多結晶シリコン用層２４ａにエッチングを行い、エミッ
タ多結晶シリコン２４を形成する。その後、レジスト膜
Ｒ１１を除去する。

【００２８】次に、図２３（ｔ）に示すように、例えば
ＲＴＡ（Rapid Thermal Anneal）を行い、ｐＭＯＳおよ
びｎＭＯＳのソース・ドレイン領域（１２，１４）に導
入された不純物を活性化させる。また、この熱処理によ
りエミッタ多結晶シリコン２４からシリコン酸化膜３３
の開口部３３ａを介してｐ型真性ベース領域１５に不純
物が拡散し、ｎ型エミッタ領域２５が形成される。その
後、全面にホウ素リンシリケートグラス（ＢＰＳＧ）を
堆積させて、層間絶縁膜３４を形成する。また、層間絶
縁膜３４上に不図示のレジスト膜を形成し、当該レジス
ト膜をマスクとして、層間絶縁膜３４および酸化シリコ
ン膜３３に、ｐＭＯＳトランジスタのソースドレイン領
域１２に達する開口部（４１，４２）、ｎＭＯＳトラン
ジスタのソース・ドレイン領域１４に達する開口部（４
３，４４）、ｎｐｎバイポーラトランジスタの外部ベー
ス領域１６に達する開口部４５、エミッタ多結晶シリコ
ン２４に達する開口部４６、コレクタ取り出し領域６ａ
に達する開口部４７を形成する。

【００２９】以降の工程としては、各開口部（４１〜４
７）の内部に例えばタングステンを堆積させて不図示の
タングステンプラグを形成し、当該タングステンプラグ
を介して、ｐＭＯＳトランジスタのソースドレイン領域
１２に接続する配線（５１，５２）、ｎＭＯＳトランジ
スタのソース・ドレイン領域１４に接続する配線（５
３，５４）、ｎｐｎバイポーラトランジスタの外部ベー
ス領域１６に接続する配線５５、エミッタ多結晶シリコ
ン２４に接続する配線５６、コレクタ取り出し領域６ａ
に接続する配線５７を形成することにより図１３に示す
半導体装置に至る。

【００３０】上記の従来技術によるＢｉＣＭＯＳを有す
る半導体装置の製造方法では、図２０（ｎ）に示すよう
に、ｎＭＯＳおよびｐＭＯＳトランジスタのサイドウォ
ール絶縁膜（３２ａ，３２ｂ）の形成を、サイドウォー
ル用絶縁膜３２をＲＩＥによってエッチング除去するこ
とによって行う。その際、素子分離絶縁膜３の領域とゲ
−ト電極（２２、２３）の領域以外は、シリコン部分
（エピタキシャル層２）が露出していることから、ＲＩ
Ｅによってシリコン部分へのダメージが与えられる。

【００３１】ｐＭＯＳおよびｎＭＯＳトランジスタ形成
領域においては、サイドウォール絶縁膜形成時に、シリ
コン部分が露出する領域は、ソース・ドレイン領域であ
る。このソース・ドレイン領域は、高濃度不純物が導入
される領域であるため、シリコン部分が露出することの
影響は少ない。

【００３２】

【発明が解決しようとする課題】しかしながら、バイポ
ーラトランジスタ形成領域においては、シリコン部分が
露出された領域にエミッタ領域が形成されるため、表面
再結合電流の増加に伴う低電流でのｈ_FE（電流増幅率）
の低下により信頼性が悪化するという問題がある。この
バイポーラトランジスタ形成領域において表面再結合電
流が増加することによる低電流でのｈ_FEの低下は一般に
知られており、この表面再結合電流は、基板表面での結
晶の不連続性やその他の欠陥から生ずる表面準位を介し
て行われるキャリアの再結合が原因であるため、表面の
処理状態に強い影響を受ける。従って、バイポーラトラ
ンジスタの活性領域となるエミッタ形成領域、およびエ
ミッタとｐ型外部ベース領域間には、ＲＩＥダメージを
与えないことが重要である。

【００３３】また従来では、図２２（ｑ）に示すよう
に、エミッタ多結晶シリコンを形成するために、レジス
ト膜Ｒ１０により、酸化シリコン膜３３に開口を形成す
る工程において、エミッタ領域２５が形成される開口部
３３ａとその左右の外部ベース領域１６の位置合わせを
考慮する必要がある。すなわち、エミッタ領域２５と外
部ベース領域１６との距離が短すぎると耐圧の低下や、
エミッタ領域２５と真性および外部ベース領域（１５，
１６）の接合容量の増加といった不利益が生じ、また、
エミッタ領域２５と外部ベース領域１６との距離が長す
ぎるとベース抵抗の増大といった不利益を招くことか
ら、エミッタ領域２５と外部ベース領域１６との間の距
離の最適化が重要となってくる。これらの問題と、レジ
スト膜の位置合わせのずれを考慮して、ある程度のマー
ジンをもたせるため、通常エミッタ領域２５と外部ベー
ス領域１６間の距離を比較的大きくとることとなる。具
体的には、例えば、図２１（ｐ）におけるエミッタ多結
晶シリコン形成領域をレジスト膜Ｒ９で保護し、外部ベ
ース領域１６を形成する工程では、エミッタ多結晶シリ
コン形成領域を保護する部分のレジスト膜Ｒ９の幅を大
きく形成し、図２２以降の工程で当該大きく保護した領
域に、レジスト膜Ｒ１０の位置合わせを行い、エミッタ
多結晶シリコンを形成することとなるが、かかるマージ
ンの必要性により、エミッタ領域２５と外部ベース領域
１６間の距離が比較的大きくなることからＢｉＣＭＯＳ
の微細化に限界がある。

【００３４】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明は、ＢｉＣＭＯＳプロセスに
おいて、バイポーラトランジスタの表面再結合電流の増
大による低電流でのｈ_FEの低下を防止し、外部ベース領
域をエミッタ多結晶シリコンに対して自己整合的に形成
することで微細化が可能な半導体装置の製造方法を提供
することを目的とする。

【００３５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、第１領域に、コ
レクタ領域とエミッタ領域と真性ベース領域とを有する
第１の半導体素子を形成し、第２領域に、ソース・ドレ
イン領域とゲ−ト電極とを有し、当該ゲ−ト電極の側部
にサイドウォール絶縁膜を有する第２の半導体素子とを
形成する半導体装置の製造方法であって、前記第１領域
の半導体基板に前記コレクタ領域を形成する工程と、前
記第２領域の半導体基板上に前記ゲ−ト電極を形成する
工程と、前記第１領域の前記半導体基板に前記真性ベー
ス領域を形成する工程と、前記第１および第２領域の前
記半導体基板上に、前記真性ベース領域上のエミッタ形
成領域に開口部を有する絶縁膜を形成する工程と、前記
第１領域の前記絶縁膜の前記開口部内および前記開口部
近傍にエミッタ電極を形成する工程と、前記第１領域の
前記エミッタ電極への不純物の導入を抑止する保護膜を
形成する工程と、前記エミッタ電極をマスクとして、前
記ゲ−ト電極側部にサイドウォール絶縁膜を残し、前記
エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残
しながら前記第１および前記第２領域の前記絶縁膜を除
去する工程と、前記第１領域の前記半導体基板に、前記
エミッタ電極に対して自己整合的に前記真性ベース領域
に接する外部ベース領域を形成する工程と、前記サイド
ウォール絶縁膜をマスクとして前記第２領域の前記半導
体基板に前記ソース・ドレイン領域を形成する工程と、
前記エミッタ電極から前記エミッタ領域形成用絶縁膜の
前記開口部を介して前記真性ベース領域に不純物を拡散
させて、前記開口部下部の前記第１領域の前記半導体基
板に前記真性ベース領域に接する前記エミッタ領域を形
成する工程とを有する。

【００３６】上記の本発明の半導体装置の製造方法によ
れば、第１の半導体素子の真性ベース領域を形成後、真
性ベース領域上のエミッタ形成領域に開口部を有する絶
縁膜を形成し、当該開口部を有する絶縁膜に第１の半導
体素子のエミッタ電極の形成および保護膜の形成を行
う。次に、エミッタ電極をマスクとして、ゲ−ト電極側
部にサイドウォール絶縁膜を残し、エミッタ電極下の一
部にエミッタ領域形成用絶縁膜を残しながら第１および
第２領域の絶縁膜を除去する。次に、第１領域の半導体
基板に、エミッタ電極に対して自己整合的に真性ベース
領域に接する外部ベース領域を形成することとなる。従
って、サイドウォール絶縁膜を形成する際には、エミッ
タ電極下部のエミッタ領域形成用絶縁膜が残るため、第
１の半導体素子の活性領域であるエミッタ領域と、エミ
ッタ領域と外部ベース領域の間の半導体基板にはサイド
ウォール絶縁膜形成の際のダメージを与えることなくサ
イドウォール絶縁膜を形成することができる。また、エ
ミッタ電極に対して自己整合的に外部ベース領域を形成
でき、かつエミッタ電極上部に保護膜を形成しているこ
とにより、外部ベース領域形成のための不純物がエミッ
タ電極中に導入されることによる特性変動を防止するこ
とができる。

【００３７】また、好適には、前記真性ベース領域を形
成する工程においては、前記第１領域において前記半導
体基板に不純物をイオン注入して前記真性ベース領域を
形成するとともに、前記第２領域においても当該不純物
をイオン注入して前記ゲ−ト電極側部の前記半導体基板
に前記ソース・ドレイン領域に含まれる導電性不純物よ
りも低濃度の導電性不純物の拡散層を形成する。これに
より、第１の半導体素子の真性ベース領域を形成する工
程において、同時に、第２の半導体素子の低濃度拡散層
を形成することができるため製造工程を削減することが
できる。

【００３８】好適には、前記真性ベース領域を形成する
工程の後、前記絶縁膜を形成する工程の前に、前記第１
領域において前記真性ベース領域下の前記コレクタ領域
の不純物濃度を増大させるための不純物層を形成する工
程をさらに有し、当該不純物層を形成する工程におい
て、前記第２領域において前記低濃度拡散層下に当該低
濃度拡散層とは異なる導電性不純物を含有するポケット
領域を形成する。これにより、第１の半導体素子のベー
ス領域下のコレクタ領域の不純物濃度を増大させるため
の不純物層を形成する工程において、同時に、第２の半
導体素子の例えば短チャネル効果防止のためのポケット
領域を形成できるため、製造工程を削減することができ
る。

【００３９】好適には、前記外部ベース領域を形成する
工程および前記ソース・ドレイン領域を形成する工程に
おいては、前記第１領域において前記半導体基板に不純
物をイオン注入して前記外部ベース領域を形成するとと
もに、前記第２領域においても前記不純物をイオン注入
して前記ソース・ドレイン領域を形成する。これによ
り、第１の半導体素子の外部ベース領域を形成する工程
において、同時に、第２の半導体素子のソース・ドレイ
ン領域をも形成するため、製造工程を削減することがで
きる。

【００４０】例えば、前記エミッタ電極を形成する工程
および前記保護膜を形成する工程は、前記絶縁膜の前記
開口部内および前記絶縁膜上にエミッタ用導電体層を形
成する工程と、前記エミッタ用導電体層上に前記保護膜
用膜を形成する工程と、前記エミッタ電極を形成する領
域の前記保護膜用膜上にマスク層を形成し、当該マスク
層をマスクとして、前記エミッタ用導電体層および前記
保護膜用膜を除去して、前記エミッタ電極および前記保
護膜を形成する。

【００４１】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。

【００４２】図１は、本発明の半導体装置の製造方法に
より製造されるＢｉＣＭＯＳトランジスタの断面図であ
る。

【００４３】図１に示すように、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ｎ型エピタキシャ
ル層２の表面には、ＬＯＣＯＳ技術により素子分離絶縁
膜３が形成されている。

【００４４】ｎｐｎバイポーラトランンジスタ形成領域
には、ｎ型コレクタ領域となるｎ型エピタキシャル層２
の下層にｎ型コレクタ埋め込み領域４が形成され、ｎ型
コレクタ埋め込み領域４の上層に、ベース直下のコレク
タ不純物濃度を増大させるためのＳＩＣ（Selective Io
n Implantation of Collector)領域１７が形成されてい
る。ｎ型エピタキシャル層２の表層にｐ型不純物を含有
する真性ベース領域１５と、真性ベース領域１５よりも
さらに高濃度のｐ型不純物を含有し、低抵抗化されたベ
ース取り出しの外部ベース領域１６が接続して形成され
ている。ｐ型真性ベース領域１５上の一部に、シリコン
酸化膜３２ｃが形成されている。シリコン酸化膜３２ｃ
に設けられた開口部３２ｃａおよびシリコン酸化膜３２
ｃ上に、エミッタ多結晶シリコン２４が形成されてい
る。エミッタ多結晶シリコン２４上には、反射防止膜３
５が形成されており、また、エミッタ多結晶シリコン２
４下部の真性ベース領域１５の表層にｎ型エミッタ領域
２５が形成されている。また、ｎ型コレクタ埋め込み領
域４上のｎ型エピタキシャル層２の一部に、ｐ型ベース
領域（１５、１６）と隔てて、ｎ型コレクタプラグ領域
６およびｎ型コレクタ取り出し領域６ａが形成されてい
る。

【００４５】ｐＭＯＳトランジスタ形成領域には、ｐ型
半導体基板１と分離するためにｎ型分離領域５が形成さ
れ、さらにｎ型エピタキシャル層２にｎ型ウェル７が形
成されている。また、ｎＭＯＳトランジスタ形成領域に
は、ｐ型ウェル８が形成されている。各ｐＭＯＳおよび
ｎＭＯＳトランジスタ形成領域には、ｎ型ウェル７およ
びｐ型ウェル８の表層に、ＬＤＤ領域（１１，１３）を
有するソース・ドレイン領域（１２，１４）が形成され
ている。また、各ソース・ドレイン領域（１２，１４）
の間にゲート酸化膜（３１ａ，３１ｂ）を介して、ゲ−
ト電極（２２，２３）が形成され、ゲ−ト電極（２２，
２３）の側部にサイドウォール絶縁膜（３２ａ，３２
ｂ）がそれぞれ形成されている。

【００４６】各トランジスタを被覆して全面に層間絶縁
膜３４が形成され、層間絶縁膜３４には、ｐＭＯＳおよ
びｎＭＯＳトランジスタのソース・ドレイン領域（１
２，１４）と、ｎｐｎバイポーラトランジスタの外部ベ
ース領域１６とエミッタ電極２４、およびコレクタ取り
出し領域６ａに達するコンタクトホール（４１，４２，
４３，４４，４５，４６，４７）が形成され、当該コン
タクトホールの内部および上部には、配線層（５１，５
２，５３，５４，５５，５６，５７）が形成されてい
る。

【００４７】上記の構造の半導体装置の製造方法につい
て説明する。

【００４８】まず、図２（ａ）に示すように、例えばｐ
型シリコン半導体基板１を熱酸化法により酸化して、表
面に酸化膜３６を例えば３００ｎｍの厚さに形成する。
そして、レジスト塗布およびリソグラフィー技術によっ
て、上記シリコン半導体基板１上のｎｐｎバイポーラト
ランジスタ形成領域とｐＭＯＳトランジスタ形成領域に
開口を有するパターンのレジスト膜Ｒ１を形成する。そ
して、このレジスト膜Ｒ１をマスクとして、例えば、フ
ッ酸を用いたウェットエッチングによって、シリコン半
導体基板１の表面に形成された酸化膜３６に、ｎｐｎバ
イポーラトランジスタ形成領域とｐＭＯＳトランジスタ
形成領域とに開口部を形成する。

【００４９】次に、図２（ｂ）に示すように、レジスト
膜Ｒ１を例えば、過酸化水素と硫酸との混合液を用いて
除去した後、酸化アンチモン（Ｓｂ₂ Ｏ₃ ）の固体ソー
スを用いた１２００℃、６０分間の熱拡散処理によっ
て、上記酸化膜３６に形成された開口部を通じてシリコ
ン半導体基板１中にアンチモンを拡散させ、例えばｎ型
コレクタ埋め込み領域４、およびｐ型半導体基板１と分
離するためのｎ型分離領域５を形成する。

【００５０】次に、図３（ｃ）に示すように、例えばフ
ッ酸を用いたウェットエッチングによって酸化膜３６を
除去した後、エピタキシャル成長法により、シリコン半
導体基板１上に例えば、膜厚１μｍで、抵抗率が１Ωｃ
ｍとなるｎ型エピタキシャル層２を形成する。

【００５１】次に、図３（ｄ）に示すように、ＬＯＣＯ
Ｓプロセスにより、ｎ型エピタキシャル層２に素子分離
絶縁膜３を形成する。この素子分離絶縁膜３の形成工程
では、例えば、ｎ型エピタキシャル層２の表面を熱酸化
法により酸化して、例えば膜厚３０ｎｍの酸化シリコン
膜３ａを形成する。さらに減圧化学的気相成長法（ＬＰ
ＣＶＤ法：Low Pressure Chemical VaporDeposition)
によって、上記酸化シリコン膜３ａに不図示の窒化シリ
コン膜を例えば１００ｎｍの厚さに形成する。そして、
当該窒化シリコン膜上に素子分離絶縁膜形成領域に開口
を有するパターンの不図示のレジスト膜を形成し、当該
レジスト膜をマスクとして素子分離絶縁膜形成領域にお
ける窒化シリコン膜をＲＩＥ（反応性イオンエッチン
グ：Reactive ion etching) により除去する。その後、
素子分離絶縁膜形成領域以外の領域に形成された窒化シ
リコン膜を耐酸化性マスクに用いて、１０５０℃のウェ
ット酸素雰囲気中でｎ型エピタキシャル層２の表面を熱
酸化して、例えば膜厚４５０ｎｍの素子分離絶縁膜３を
形成する。その後、窒化シリコン膜を例えば１５０℃の
熱リン酸を用いて選択的にエッチング除去することによ
り素子分離絶縁膜３が形成される。

【００５２】次に、図４（ｅ）に示すように、ｎ型エピ
タキシャル層２に、ｎｐｎバイポーラトランジスタ形成
領域のｎ型コレクタ埋め込み領域４に接続するｎ型コレ
クタプラグ領域６を形成する。ｎ型コレクタプラグ領域
６の形成は、当該ｎ型コレクタプラグ領域６を形成する
領域に開口を有するレジスト膜Ｒ２を形成した後、当該
レジスト膜Ｒ２をマスクとして、イオンエネルギー５０
０ｋｅＶ、ドーズ量２×１０¹²ａｔｏｍｓ／ｃｍ² 、お
よびイオンエネルギー７０ｋｅＶ、ドーズ量７×１０¹⁵
ａｔｏｍｓ／ｃｍ² の条件で連続してｎ型不純物のリン
をイオン注入することにより行われる。その後、レジス
ト剥離技術によって、レジスト膜Ｒ２を除去する。

【００５３】次に、図４（ｆ）に示すように、ｎ型エピ
タキシャル層２上にｐＭＯＳトランジスタ形成領域に開
口を有するレジスト膜Ｒ３をリソグラフィー技術を用い
て形成し、ｎ型不純物の例えばリン（Ｐ⁺ ）をイオンエ
ネルギー６００ｋｅＶ、ドーズ量５×１０¹²ａｔｏｍｓ
／ｃｍ² の条件と、イオンエネルギー３００ｋｅＶ、ド
ーズ量３×１０¹²ａｔｏｍｓ／ｃｍ² の条件で、続けて
イオン注入を行うことによって、ｎ型ウェル７を形成す
る。さらに、しきい値制御用として、ｐ型不純物の例え
ばホウ素（Ｂ⁺ ）を、イオンエネルギー２０ｋｅＶ、ド
ーズ量５×１０ ¹²ａｔｏｍｓ／ｃｍ² の条件で、イオン
注入を行う。その後レジスト膜Ｒ３を除去する。

【００５４】次に、図５（ｇ）に示すように、ｎ型エピ
タキシャル層２上に、ｎＭＯＳトランジスタ形成領域
と、ｐＭＯＳおよびｎＭＯＳトランジスタとｎｐｎバイ
ポーラトランジスタ形成領域の間の素子分離領域の一部
に開口を有するレジスト膜Ｒ４をリソグラフィー技術を
用いて形成し、例えば、ｐ型不純物のホウ素をイオンエ
ネルギー８００ｋｅＶ、ドーズ量５×１０¹²ａｔｏｍｓ
／ｃｍ² の条件と、イオンエネルギー３５０ｋｅＶ、ド
ーズ量５×１０¹²ａｔｏｍｓ／ｃｍ² の条件と、イオン
エネルギー１００ｋｅＶ、ドーズ量５×１０¹²ａｔｏｍ
ｓ／ｃｍ² の条件で、連続してイオン注入を行うことに
よって、素子分離領域を兼用したｐ型ウェル８を形成す
る。さらに、しきい値制御用に、例えば、ｎ型不純物の
リンをイオンエネルギー２０ｋｅＶで、ドーズ量２×１
０¹²ａｔｏｍｓ／ｃｍ² の条件で、イオン注入を行う。

【００５５】次に、図５（ｈ）に示すように、レジスト
膜Ｒ４を除去した後、フッ酸（ＨＦ）を用いたウェット
エッチングにより、酸化膜３ａを除去し、例えば、８５
０℃のウェット酸素雰囲気中における５分間の熱酸化に
よって、例えば膜厚５ｎｍのゲート絶縁膜３１を形成す
る。

【００５６】次に、図６（ｉ）に示すように、ｎＭＯＳ
およびｐＭＯＳトランジスタ形成領域にゲ−ト電極（２
２，２３）を形成する。当該ゲ−ト電極（２２，２３）
の形成工程では、例えば、ＬＰＣＶＤ法によって、不図
示の多結晶シリコン膜を例えば１００ｎｍの厚さに形成
し、例えば、三塩化酸化リン（ＰＯＣｌ₃ ）を用いた、
プレデポジッション法によって、多結晶シリコン膜にリ
ンを高濃度に導入する。その後、例えば、ＣＶＤ（Chem
ical Vapor Deposition)法によって、不図示のタングス
テン膜を例えば１００ｎｍの厚さに形成し、リソグラフ
ィー技術により、ｐＭＯＳおよびｎＭＯＳトランジスタ
のゲ−ト電極パターンを有する不図示のレジスト膜を形
成して、ＲＩＥによりゲ−ト電極部以外のタングステン
膜および多結晶シリコン膜をエッチング除去する。その
結果、多結晶シリコン膜とタングステン膜とにより構成
されるゲ−ト電極（２２，２３）が形成されることにな
る。

【００５７】次に、図６（ｊ）に示すように、リソグラ
フィー技術によって、ｐＭＯＳトランジスタ形成領域に
開口を有するレジスト膜Ｒ５を形成し、レジスト膜Ｒ５
をマスクとして、ｐ型不純物の例えば二フッ化ホウ素
（ＢＦ²⁺）を、イオンエネルギー２５ｋｅＶ、ドーズ量
２×１０¹³ａｔｏｍｓ／ｃｍ² の条件で、イオン注入す
ることによって、ゲ−ト電極２２の両側部におけるエピ
タキシャル層２のｎ型ウェル７中にｐ型ＬＤＤ領域１１
を形成する。また、続けて、ｐ型ＬＤＤ領域１１の下部
に短チャネル効果防止のために、ｎ型不純物の例えばヒ
素（Ａｓ⁺ ）をイオンエネルギー３００ｋｅＶ、ドーズ
量１．５×１０¹³ａｔｏｍｓ／ｃｍ² の条件でイオン注
入することによって、ｐ型ＬＤＤ領域１１の下部にｎ型
ウェル７の一部となる不図示のｎ型ポケットを形成す
る。その後、レジスト膜Ｒ５を除去する。

【００５８】次に、図７（ｋ）に示すように、リソグラ
フィー技術によって、ｎＭＯＳトランジスタ形成領域に
開口を有するレジスト膜Ｒ６を形成し、レジスト膜Ｒ６
をマスクとして、ｎ型不純物の例えばヒ素（Ａｓ⁺ ）
を、イオンエネルギー６０ｋｅＶ、ドーズ量３．５×１
０¹³ａｔｏｍｓ／ｃｍ² の条件で、イオン注入すること
によって、ゲ−ト電極２３の両側部におけるエピタキシ
ャル層２のｐ型ウェル８中にｎ型ＬＤＤ領域１３を形成
する。また、続けて、ｎ型ＬＤＤ領域１３の下部に短チ
ャネル効果防止のために、ｐ型不純物の例えばホウ素
（Ｂ⁺ ）をイオンエネルギー３０ｋｅＶ、ドーズ量１．
２×１０¹³ａｔｏｍｓ／ｃｍ² の条件でイオン注入する
ことによって、ｎ型ＬＤＤ領域１３の下部にｐ型ウェル
８の一部となる不図示のｐ型ポケットを形成する。その
後、レジスト膜Ｒ６を除去する。

【００５９】次に、図７（ｌ）に示すように、リソグラ
フィー技術によって、ｎｐｎバイポーラトランジスタの
真性ベース形成領域に開口を有するレジスト膜Ｒ７を形
成し、レジスト膜Ｒ７をマスクとして、ｐ型不純物の例
えば二フッ化ホウ素をイオンエネルギー３０ｋｅＶ、ド
ーズ量５×１０¹³ａｔｏｍｓ／ｃｍ² の条件でイオン注
入することによって、真性ベース領域１５を形成する。
なお、この真性ベース領域１５は、後に形成される外部
ベース領域と、真性ベース領域の間のリンクベース領域
をも兼ねている。さらに、レジスト膜Ｒ７をマスクとし
て、ｎ型不純物の例えばリンをイオンエネルギー１２０
ｋｅＶ、ドーズ量２×１０¹²ａｔｏｍｓ／ｃｍ² の条
件、およびイオンエネルギー３６０ｋｅＶ、ドーズ量３
×１０¹²ａｔｏｍｓ／ｃｍ² の条件で連続してイオン注
入することによって、真性ベース領域１５の直下のコレ
クタ不純物濃度を増大させるためのＳＩＣ（Selective
Ion Implantation of Collector)領域１７を形成する。
なお、当該工程において、ｎｐｎバイポーラトランジス
タの真性ベース領域１５は、後に形成するエミッタポリ
シリコンのサイズと同程度のサイズで構わない。

【００６０】次に、図８（ｍ）に示すように、ＣＶＤ法
によって、各トランジスタを被覆して全面に酸化シリコ
ンを例えば膜厚２００ｎｍに堆積させて、サイドウォー
ル用絶縁膜３２を形成する。

【００６１】次に、図８（ｎ）に示すように、サイドウ
ォール用絶縁膜３２の上部にエミッタ形成領域に開口を
有する不図示のレジスト膜をリソグラフィー技術を用い
て形成し、当該レジスト膜をマスクとして、例えばＲＩ
Ｅによって、サイドウォール用絶縁膜３２およびゲート
絶縁膜３１にエミッタ形成用開口部３２ｃａを形成す
る。

【００６２】次に、図９（ｏ）に示すように、ＬＰＣＶ
Ｄ法により、開口部３３ｃａ内を含むサイドウォール用
絶縁膜３２の全面に、ｎ型不純物のヒ素が高濃度にドー
ピングされた多結晶シリコンを例えば膜厚１５０ｎｍで
堆積させ、エミッタ多結晶シリコン用層２４ａを形成す
る。さらに、当該エミッタ多結晶シリコン用層２４ａを
被覆して全面に、例えばＣＶＤ法によりシリコン酸化膜
を例えば膜厚１０ｎｍで堆積させ、さらにシリコン窒化
酸化膜をＣＶＤ法により膜厚１１０ｎｍで堆積させて、
反射防止膜３５ａを形成する。

【００６３】次に、図９（ｐ）に示すように、エミッタ
多結晶シリコン用層２４ａ上に、リソグラフィー技術に
よって、ｎｐｎバイポーラトランジスタのエミッタ多結
晶シリコンのパターンを有するレジスト膜Ｒ８を形成
し、当該レジスト膜Ｒ８をマスクとして、例えばＲＩＥ
により反射防止膜３５ａおよびエミッタ多結晶シリコン
用層２４ａのパターニングを行い、反射防止膜３５およ
びエミッタ多結晶シリコン２４を形成する。

【００６４】次に、図１０（ｑ）に示すように、レジス
ト膜Ｒ８をマスクとして、例えばＲＩＥによりサイドウ
ォール用絶縁膜３２およびゲート絶縁膜３１をエッチン
グ除去して、ゲ−ト電極（２２，２３）の側部にサイド
ウォール絶縁膜（３２ａ，３２ｂ）を形成する。なお、
このとき、エミッタ多結晶シリコン２４の一部の下部に
も、サイドウォール用絶縁膜である酸化シリコン膜３２
ｃが残ることになる。また、ゲート電極（２２，２３）
の下部にゲート絶縁膜（３１ａ，３１ｂ）が形成され
る。その後、レジスト膜Ｒ８を除去する。なお、図中、
サイドウォール絶縁膜（３２ａ，３２ｂ）および酸化シ
リコン膜３２ｃ下部のゲート絶縁膜は、サイドウォール
絶縁膜および酸化シリコン膜と一体化させて示してあ
る。

【００６５】次に、後の工程で行われるイオン注入の緩
衝用として、例えばＣＶＤ法により、不図示のシリコン
酸化膜を例えば１０ｎｍ程度堆積させて、熱酸化法によ
り当該酸化シリコン膜を１２ｎｍ程度に成長させる。

【００６６】次に、図１０（ｒ）に示すように、ｎＭＯ
Ｓトランジスタ形成領域、およびｎｐｎバイポーラトラ
ンジスタのｎ型コレクタプラグ領域６に開口を有するレ
ジスト膜Ｒ９をリソグラフィー技術を用いて形成し、ｎ
型の不純物として、例えばヒ素をイオンエネルギー３５
ｋｅＶ、ドーズ量５×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件
でイオン注入することによって、ｎＭＯＳトランジスタ
のソース・ドレイン領域１４と、ｎｐｎバイポーラトラ
ンジスタのｎ型コレクタ取り出し領域６ａを形成する。

【００６７】次に、図１１（ｓ）に示すように、ｐＭＯ
Ｓトランジスタ形成領域、およびｎｐｎバイポーラトラ
ンジスタの外部ベース領域に開口を有するレジスト膜Ｒ
１０をリソグラフィー技術を用いて形成し、ｐ型の不純
物として、例えば二フッ化ホウ素をイオンエネルギー３
５ｋｅＶ、ドーズ量３×１０¹⁵ａｔｏｍｓ／ｃｍ² の条
件でイオン注入することによって、ｐＭＯＳトランジス
タのソース・ドレイン領域１２およびｎｐｎバイポーラ
トランジスタの外部ベース領域１６を形成する。

【００６８】次に、図１１（ｔ）に示すように、例えば
１０００℃で１０秒間程度のＲＴＡ（Rapid Thermal An
neal）を行い、ｐＭＯＳおよびｎＭＯＳトランジスタの
ソース・ドレイン領域（１２，１４）に導入された不純
物を活性化させる。また、この熱処理によりエミッタ多
結晶シリコン２４からシリコン酸化膜３２ｃの開口部３
２ｃａを介してｐ型真性ベース領域１５に不純物が拡散
し、ｎ型エミッタ領域２５が形成される。その後、全面
にホウ素リンシリケートグラス（ＢＰＳＧ）を堆積させ
て層間絶縁膜３４を形成し、９００℃で２０分間、Ｎ₂
雰囲気中でリフローを行うことにより、平坦化する。そ
の後、層間絶縁膜３４および反射防止膜３５に、不図示
のレジスト膜をマスクとして、ｐＭＯＳトランジスタの
ソースドレイン領域１２に達する開口部（４１，４
２）、ｎＭＯＳトランジスタのソース・ドレイン領域１
４に達する開口部（４３，４４）、ｎｐｎバイポーラト
ランジスタの外部ベース領域１６に達する開口部４５、
エミッタ多結晶シリコン２４に達する開口部４６、ｎ型
コレクタ取り出し領域６ａに達する開口部４７を形成す
る。

【００６９】以降の工程としては、各開口部（４１〜４
７）の内部に例えばタングステンを堆積させ、不図示の
タングステンプラグを形成し、当該タングステンプラグ
を介して、ｐＭＯＳトランジスタのソースドレイン領域
１２に接続する配線（５１，５２）、ｎＭＯＳトランジ
スタのソース・ドレイン領域１４に接続する配線（５
３，５４）、ｎｐｎバイポーラトランジスタの外部ベー
ス領域１６に接続する配線５５、エミッタ多結晶シリコ
ン２４に接続する配線５６、コレクタ取り出し領域６ａ
に接続する配線５７を形成することにより、図１に示す
半導体装置に至る。

【００７０】上記の本発明の実施形態の半導体装置の製
造方法によれば、サイドウォール絶縁膜形成のためのエ
ッチング時に、バイポーラトランジスタの活性領域とな
るエミッタ領域、およびエミッタ領域と外部ベース領域
の間の領域は、エミッタポリシリコン下部のサイドウォ
ール用絶縁膜で覆われ、エッチングによるダメージがバ
イポーラトランジスタの活性領域の基板部分に与えられ
るのを防止することができる。従って、ＢｉＣＭＯＳプ
ロセスにおいて、バイポーラトランジスタの表面再結合
電流の増加による低電流でのｈ_FEの低下を防止し、信頼
性の向上を図ることができる。また、外部ベース領域１
６を形成する際に、エミッタ多結晶シリコン２４の上部
は、反射防止膜３５で被覆されているため、エミッタ多
結晶シリコン２４の内部に外部ベース領域形成のための
不純物が導入されることなく、外部ベース領域をエミッ
タ多結晶シリコンに対して自己整合的に形成することが
できる。さらにバイポーラトランジスタの外部ベース領
域は、ｐＭＯＳトランジスタのソース・ドレイン領域と
同時に形成することで、製造工程を削減することができ
る。

【００７１】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、本実
施形態において、例えば、図６（ｊ）〜７（ｌ）の工程
を以下のような工程とすることも可能である。

【００７２】例えば、図１２（ｊ−ｌ）に示すように、
図６（ｊ）および図７（ｌ）での工程を１工程で行う。
すなわち、図１２（ｊ−ｌ）に示すように、リソグラフ
ィー技術によって、ｐＭＯＳトランジスタ形成領域、お
よびｎｐｎバイポーラトランジスタの真性ベース形成領
域に開口を有するレジスト膜Ｒ５７を形成し、レジスト
膜Ｒ５７をマスクとして、ｐ型不純物の例えば二フッ化
ホウ素（ＢＦ²⁺）を、イオンエネルギー２５ｋｅＶ、ド
ーズ量２×１０¹³ａｔｏｍｓ／ｃｍ² の条件で、イオン
注入することによって、ゲ−ト電極２２の両側部におけ
るエピタキシャル層２のｎ型ウェル７中にｐ型ＬＤＤ領
域１１を形成し、同時にｐ型真性ベース領域１５を形成
する。また、さらにレジスト膜５７をマスクとして、ｎ
型不純物の例えばヒ素（Ａｓ ⁺ ）をイオンエネルギー３
００ｋｅＶ、ドーズ量１．５×１０¹³ａｔｏｍｓ／ｃｍ
² の条件でイオン注入することによって、ｐ型ＬＤＤ領
域１１の下部にｎ型ウェル７の一部となる不図示のｎ型
ポケットを形成し、同時に、真性ベース領域１５の直下
のｎ型コレクタ不純物濃度を増大させるためのＳＩＣ
（Selective IonImplantation of Collector)領域１７
を形成する。

【００７３】次に、レジスト膜５７を除去した後、図１
２（ｋ）に示すように、図７（ｋ）と同様の工程を行
う。すなわち、リソグラフィー技術によって、ｎＭＯＳ
形成領域に開口を有するレジスト膜Ｒ６を形成し、レジ
スト膜Ｒ６をマスクとして、ｎ型不純物の例えばヒ素
（Ａｓ⁺ ）を、所定の条件でイオン注入することによっ
て、ゲ−ト電極２３の両側部におけるエピタキシャル層
２のｐ型ウェル８中にｎ型ＬＤＤ領域１３を形成する。
また、続けて、ｎ型ＬＤＤ領域１３の下部に短チャネル
効果防止のために、ｐ型不純物の例えばホウ素（Ｂ⁺ ）
を所定の条件でイオン注入することによって、ｎ型ＬＤ
Ｄ領域１３の下部にｐ型ウェル８の一部となる不図示の
ｐ型ポケットを形成する。続けて、図８（ｍ）以降の工
程を行うことにより、図１に示す半導体装置に至ことと
なる。

【００７４】これにより、バイポーラトランジスタの真
性ベース領域はｐＭＯＳトランジスタｐ型ＬＤＤ領域
と、バイポーラトランジスタのＳＩＣ領域はｐＭＯＳト
ランジスタのポケット領域と同時に形成することで、製
造工程を削減することができる。

【００７５】その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００７６】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、サイドウォール絶縁膜を形成する際には、エミッタ
電極下部のエミッタ領域形成用絶縁膜が残るため、第１
の半導体素子の活性領域であるエミッタ領域、およびエ
ミッタ領域と外部ベース領域の間の領域における半導体
基板には、サイドウォール絶縁膜形成の際のダメージを
与えることなくサイドウォール絶縁膜を形成することが
できる。また、エミッタ電極に対して自己整合的に外部
ベース領域を形成でき、かつエミッタ電極上部に保護膜
を形成していることにより、外部ベース領域形成のため
の不純物がエミッタ電極中に導入されることによる特性
変動を防止することができる。さらに、第１の半導体素
子の真性ベース領域、真性ベース領域下のコレクタ領域
の不純物濃度を増大させるための不純物層および外部ベ
ース領域の形成工程において、同時にそれぞれ第２の半
導体素子の低濃度拡散層、ポケット領域およびソース・
ドレイン領域を形成することにより、製造工程の削減を
図ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の半導体装置の製造方法により
製造されるＢｉＣＭＯＳトランジスタの断面図である。

【図２】図２は、本発明の半導体装置の製造方法の製造
工程を示す断面図であり、（ａ）は酸化膜への開口部の
形成工程まで、（ｂ）はｎ型コレクタ埋め込み領域およ
びｎ型分離領域の形成工程までを示す。

【図３】図３は、図２の続きの工程を示す断面図であ
り、（ｃ）はｎ型エピタキシャル層の形成工程まで、
（ｄ）は素子分離絶縁膜の形成工程までを示す。

【図４】図４は、図３の続きの工程を示す断面図であ
り、（ｅ）はｎ型コレクタプラグ領域の形成工程まで、
（ｆ）はｎ型ウェルの形成工程までを示す。

【図５】図５は、図４の続きの工程を示す断面図であ
り、（ｇ）はｐ型ウェルの形成工程まで、（ｈ）はゲー
ト絶縁膜の形成工程までを示す。

【図６】図６は、図５の続きの工程を示す断面図であ
り、（ｉ）はゲ−ト電極の形成工程まで、（ｊ）はｐ型
ＬＤＤ領域の形成工程までを示す。

【図７】図７は、図６の続きの工程を示す断面図であ
り、（ｋ）はｎ型ＬＤＤ領域の形成工程まで、（ｌ）は
真性ベース領域およびＳＩＣ領域の形成工程までを示
す。

【図８】図８は、図７の続きの工程を示す断面図であ
り、（ｍ）はサイドウォール用絶縁膜の形成工程まで、
（ｎ）はエミッタ形成のための開口部の形成工程までを
示す。

【図９】図９は、図８の続きの工程を示す断面図であ
り、（ｏ）は反射防止膜の形成工程まで、（ｐ）はエミ
ッタ多結晶シリコン層の形成工程までを示す。

【図１０】図１０は、図９の続きの工程を示す断面図で
あり、（ｑ）はサイドウォール絶縁膜の形成工程まで、
（ｒ）はｎＭＯＳトランジスタのソース・ドレイン領域
およびｎ型コレクタ取り出し領域の形成工程までを示
す。

【図１１】図１１は、図１０の続きの工程を示す断面図
であり、（ｓ）はｐＭＯＳトランジスタのソース・ドレ
イン領域形成工程まで、（ｔ）は配線用の開口部の形成
工程までを示す。

【図１２】図１２は、本実施形態に係る半導体装置の製
造方法の他の例である。

【図１３】図１３は、従来の製造方法により製造される
ＢｉＣＭＯＳトランジスタの断面図である。

【図１４】図１４は、従来のＢｉＣＭＯＳトランジスタ
の製造方法による製造工程を示す断面図であり、（ａ）
酸化膜への開口部の形成工程まで、（ｂ）はｎ型コレク
タ埋め込み領域およびｎ型分離領域の形成工程までを示
す。

【図１５】図１５は、図１４の続きの工程を示す断面図
であり、（ｃ）はｎ型エピタキシャル層の形成工程ま
で、（ｄ）は素子分離絶縁膜の形成工程までを示す。

【図１６】図１６は、図１５の続きの工程を示す断面図
であり、（ｅ）はｎ型コレクタプラグ領域の形成工程ま
で、（ｆ）はｎ型ウェルの形成工程までを示す。

【図１７】図１７は、図１６の続きの工程を示す断面図
であり、（ｇ）はｐ型ウェルの形成工程まで、（ｈ）は
ゲート絶縁膜の形成工程までを示す。

【図１８】図１８は、図１７の続きの工程を示す断面図
であり、（ｉ）はゲ−ト電極の形成工程まで、（ｊ）は
ｐ型ＬＤＤ領域の形成工程までを示す。

【図１９】図１９は、図１８の続きの工程を示す断面図
であり、（ｋ）はｎ型ＬＤＤ領域の形成工程まで、
（ｌ）は真性ベース領域およびＳＩＣ領域の形成工程ま
でを示す。

【図２０】図２０は、図１９の続きの工程を示す断面図
であり、（ｍ）はサイドウォール用絶縁膜の形成工程ま
で、（ｎ）はサイドウォール絶縁膜形成工程までを示
す。

【図２１】図２１は、図２０の続きの工程を示す断面図
であり、（ｏ）はｎＭＯＳトランジスタのソース・ドレ
イン領域およびｎ型コレクタ取り出し領域の形成工程ま
で、（ｐ）はｐＭＯＳトランジスタのソース・ドレイン
領域、および外部ベース領域の形成工程までを示す。

【図２２】図２２は、図２１の続きの工程を示す断面図
であり、（ｑ）はエミッタ形成のための酸化膜の形成工
程まで、（ｒ）はエミッタ多結晶シリコン用層の形成工
程までを示す。

【図２３】図２３は、図２２の続きの工程を示す断面図
であり、（ｓ）はエミッタ多結晶シリコンの形成工程ま
で、（ｔ）は層間絶縁膜への配線用の開口部の形成工程
までを示す。

【符号の説明】

１…ｐ型半導体基板、２…ｎ型エピタキシャル層、３…
素子分離絶縁膜、４…ｎ型コレクタ埋め込み領域、５…
ｎ型分離領域、６…コレクタプラグ領域、７…ｎ型ウェ
ル、８…ｐ型ウェル、１１…ｐ型ＬＤＤ領域、１２…ｐ
型ソース・ドレイン領域、１３…ｎ型ＬＤＤ領域、１４
…ｎ型ソース・ドレイン領域、１５…真性ベース領域、
１６…外部ベース領域、１７…ＳＩＣ領域、２２，２３
…ゲ−ト電極、２４…エミッタ多結晶シリコン、２５…
エミッタ領域、３１，３１ａ，３１ｂ…ゲート絶縁膜、
３２，３２ａ，３２ｂ…サイドウォール絶縁膜、３２ｃ
…シリコン酸化膜、３２ｃａ…開口部、３３…シリコン
酸化膜、３３ａ…開口部、３４…層間絶縁膜、４１，４
２，４３，４４，４５，４６，４７…配線用開口部、５
１，５２，５３，５４，５５，５６，５７…配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8222 Ｆターム(参考） 5F048 AA01 AA07 AA09 AA10 AC05 BA02 BA07 BA12 BB05 BB06 BB09 BC05 BC06 BD04 BE03 BF07 BF11 BG12 BH03 CA03 CA07 CA14 CA15 DA06 DA07 DA25 5F082 AA17 BA04 BA22 BA31 BC03 BC09 DA03 DA10

Claims

【特許請求の範囲】

【請求項１】第１領域に、コレクタ領域とエミッタ領域
と真性ベース領域とを有する第１の半導体素子を形成
し、第２領域に、ソース・ドレイン領域とゲ−ト電極と
を有し、当該ゲ−ト電極の側部にサイドウォール絶縁膜
を有する第２の半導体素子とを形成する半導体装置の製
造方法であって、前記第１領域の半導体基板に前記コレクタ領域を形成す
る工程と、前記第２領域の半導体基板上に前記ゲ−ト電極を形成す
る工程と、前記第１領域の前記半導体基板に前記真性ベース領域を
形成する工程と、前記第１および第２領域の前記半導体基板上に、前記真
性ベース領域上のエミッタ形成領域に開口部を有する絶
縁膜を形成する工程と、前記第１領域の前記絶縁膜の前記開口部内および前記開
口部近傍にエミッタ電極を形成する工程と、前記第１領域の前記エミッタ電極への不純物の導入を抑
止する保護膜を形成する工程と、前記エミッタ電極をマスクとして、前記ゲ−ト電極側部
にサイドウォール絶縁膜を残し、前記エミッタ電極下の
一部にエミッタ領域形成用絶縁膜を残しながら前記第１
および前記第２領域の前記絶縁膜を除去する工程と、前記第１領域の前記半導体基板に、前記エミッタ電極に
対して自己整合的に前記真性ベース領域に接する外部ベ
ース領域を形成する工程と、前記サイドウォール絶縁膜をマスクとして前記第２領域
の前記半導体基板に前記ソース・ドレイン領域を形成す
る工程と、前記エミッタ電極から前記エミッタ領域形成用絶縁膜の
前記開口部を介して前記真性ベース領域に不純物を拡散
させて、前記開口部下部の前記第１領域の前記半導体基
板に前記真性ベース領域に接する前記エミッタ領域を形
成する工程とを有する半導体装置の製造方法。
【請求項２】前記真性ベース領域を形成する工程におい
ては、前記第１領域において前記半導体基板に不純物を
イオン注入して前記真性ベース領域を形成するととも
に、前記第２領域においても当該不純物をイオン注入し
て前記ゲ−ト電極側部の前記半導体基板に前記ソース・
ドレイン領域に含まれる導電性不純物よりも低濃度の導
電性不純物の拡散層を形成する請求項１記載の半導体装
置の製造方法。
【請求項３】前記真性ベース領域を形成する工程の後、
前記絶縁膜を形成する工程の前に、前記第１領域におい
て前記真性ベース領域下の前記コレクタ領域の不純物濃
度を増大させるための不純物層を形成する工程をさらに
有し、当該不純物層を形成する工程において、前記第２領域に
おいて前記低濃度拡散層下に当該低濃度拡散層とは異な
る導電性不純物を含有するポケット領域を形成する請求
項２記載の半導体装置の製造方法。
【請求項４】前記外部ベース領域を形成する工程におい
ては、前記第１領域において前記半導体基板に不純物を
イオン注入して、前記保護膜により前記エミッタ電極へ
の当該不純物の注入を抑止しながら、前記エミッタ電極
に対して自己整合的に前記外部ベース領域を形成する請
求項１記載の半導体装置の製造方法。
【請求項５】前記外部ベース領域を形成する工程および
前記ソース・ドレイン領域を形成する工程においては、
前記第１領域において前記半導体基板に不純物をイオン
注入して前記外部ベース領域を形成するとともに、前記
第２領域においても前記不純物をイオン注入して前記ソ
ース・ドレイン領域を形成する請求項１記載の半導体装
置の製造方法。
【請求項６】前記絶縁膜を形成する工程は、前記第１お
よび第２領域において前記半導体基板上の全面に絶縁膜
を形成する工程と、前記絶縁膜上に、前記第１領域における前記真性ベース
領域上の前記エミッタ形成領域に開口部を有するマスク
層を形成する工程と、前記マスク層をマスクとして、前記開口部内の前記絶縁
膜を除去する工程とを有する請求項１記載の半導体装置
の製造方法。
【請求項７】前記エミッタ電極を形成する工程および前
記保護膜を形成する工程は、前記絶縁膜の前記開口部内および前記絶縁膜上にエミッ
タ用導電体層を形成する工程と、前記エミッタ用導電体層上に前記保護膜用膜を形成する
工程と、前記エミッタ電極を形成する領域の前記保護膜用膜上に
マスク層を形成し、当該マスク層をマスクとして、前記
エミッタ用導電体層および前記保護膜用膜を除去して、
前記エミッタ電極および前記保護膜を形成する請求項１
記載の半導体装置の製造方法。
【請求項８】前記エミッタ電極を形成する工程におい
て、多結晶シリコンにより前記エミッタ電極を形成する
請求項１記載の半導体装置の製造方法。
【請求項９】前記保護膜を形成する工程において、前記
保護膜を反射防止膜により形成する請求項１記載の半導
体装置の製造方法。