KR0175402B1 - 전력반도체 소자 및 그 제조방법 - Google Patents

전력반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 과전압, 과전류, 고온도 등에 의한 반도체 디바이스(device)의 파괴를 방지할 수 있도록 보호기능이 내장되어 있는 스마트 디스크리트의 구조 및 제조방법에 관한 것이다.
일반적으로 전류 제한 회로는 주 반도체 장치, 감지 장치, 감지 저항, 보호 트랜지스터 등으로 구성되는데, 이렇게 구성된 종래의 스마트 디스크리트(smart discrete)는 주 반도체 장치와 감지 장치 사이에 기생 트랜지스터와 기생 저항이 발생하는 문제점이 있었고, 또한 이러한 문제점을 해결한 또다른 종래 기술은 추가적인 공정이 필요하여 제조 공정과 구조가 복잡해진다는 문제점이 있었다.
따라서, 이 발명에서는 이와 같은 문제점을 해결하기 위하여 감지 장치의 기능과 보호 트랜지스터의 기능이 복합된 셀 구조, 또는 독립된 보호 트랜지스터의 기능을 갖는 구조를 주 반도체 장치와 감지 장치 사이에 형성한 전류 제한회로를 구성하여 집적도를 향상시키고 기생 트랜지스터와 기생 저항의 발생을 방지하여 과전류에 대하여 정확히 동작함으로써 반도체 장치를 보호할 수 있는 스마트 디스크리트를 구성하였다.

Description

전력 반도체 소자 및 그 제조 방법
제1도는 종래의 스마트 FET(field effect transistor)를 나타낸 회로도.
제2도는 종래의 전류 제한 회로에서 보호 트랜지스터(transistor)로 사용되는 수평형(lateral) 쌍극성(bipolar) NPN 트랜지스터의 구조를 나타내는 단면도.
제3도는 제2도에 도시한 NPN 트랜지스터에 발생하는 기생 트랜지스터를 제1도에 부가한 등가회로도.
제4도는 종래의 또다른 수평형 쌍극성 NPN 트랜지스터의 단면도.
제5도는 종래의 스마트 FET에서 메인 FET와 센스 FET를 나타낸 단면도.
제6도는 기생 저항이 발생한 스마트 FET의 등가 회로도.
제7도는 기생 저항을 제거하기 위한 종래의 구조를 나타낸 단면도.
제8도는 이 발명의 제1 실시예에 따른 스마트 FET의 단면도.
제9도는 이 발명의 제2 실시예에 따른 스마트 FET의 단면도.
제10도는 이 발명의 제3 실시예에 따른 수평형 NPN 트랜지스터의 단면도.
제11도는 이 발명의 제1 실시예에 따른 스마트 FET를 다수 재 배치한 배치도.
제12도는 제11도에서 A-A' 부분을 잘라 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
24 : 메인 FET 33 : 감지 저항
25 : 복합 셀 34 : 저농도의 p형 영역
26 : 센스 FET 35 : 고농도의 p+영역
27 : n+영역 36 : 저농도 p형 영역
28 : n 층 37, 38, 39, 40, 41 : n+영역
29, 32 : 산화막 42 : 유리막질층
30 : 절연막 43 : 접촉 구멍
31 : 폴리 게이트 44, 45, 46 : 금속층
47 : n-drift 영역
[발명이 속하는 기술 분야 및 그 분야의 종래 기술]
본 발명은 전력 반도체 소자에 관한 것으로서 더욱 상세하게 말하자면, 과전압, 과전류, 고온도 등에 의한 반도체 장치(device)의 파괴를 방지할 수 있도록 보호기능이 내장되어 있는 스마트 디스크리트(smart discrete)의 구조 및 제조 방법에 관한 것으로, 특히 스마트 디스크리트 중에서도 특히 과부하 조건이 발생했을 때 과전류가 흐름에 따라 야기되는 반도체 장치의 손상 및 파괴로부터 자동적으로 반도체 장치를 보호하도록 전류 제한능력을 가지는 스마트 전력 MOSFET(smart power metal-oxide-semiconductor, 이하 스마트 FET라 한다)에 관한 것이다.
일반적으로 회로를 구성함에 있어서, 회로에 과도한 전류 또는 전압이 흐르게 되면 회로를 구성하는 반도체 장치에 열이 발생하게 되고 이에 따라 반도체 장치가 파괴되거나 손상을 가져오게 되어 정상적인 동작을 하지 못하는 경우가 있다.
따라서, 이러한 파괴 또는 손상으로부터 반도체 장치를 보호하기 위하여 각종 보호기능을 갖는 전자 장차(electronic system)를 사용하였다. 그러나 이러한 보호 장치들은 어려 개의 부품이 사용되어 구성되기 때문에 가격이 비싸고, 또한 신뢰성도 좋지 않은 문제가 있어왔다.
이와 같은 문제점을 해결하기 위하여 그 동안 많은 기술이 개발되어 왔는데, 이중에서 스마트 디스크리트 또는 인텔리전트 디스크리트(intelligent discrete)라 불리는 반도체 장치는 파괴를 억제하기 위한 자체 보호기능을 갖는 장치가 있다.
일반적으로 스마트 디스크리트는 수만~수십만개 정도의 셀(cell)로 구성되는 주 반도체 장치와 주 반도체 장치에 흐르는 전류를 감지하기 위해 수개~수십개 정도의 셀로 구성되는 감지 장치와 감지된 전류를 이용하여 과전류로부터 디바이스(device) 파괴를 보호하기 위한 보호 장치로 이루어진다.
이러한 스마트 디스크리트에 있어서, 주 반도체 장치와 감지 장치에 FET(field effect transistor)를 사용한 구조를 스마트 FET라 하는데, 이 스마트 FET는 자동차, 모터 컨트롤(motor control), 스위칭 전원장치(SMPS) 등에 이용되고 있다.
그러면, 첨부한 도면을 참고로 하여 종래의 스마트 FET의 구조 및 동작을 상세히 설명한다.
제1도는 종래의 스마트 FET의 회로도이다.
제1도에 도시한 바와 같이 일반적인 스마트 디스크리트는 메인 FET(1)와 센스(sense) FET(2)를 대칭 배치하여 이루어지는 전류 미러(current mirror)(3)와, 보호 트랜지스터(4), 감지 저항(5) 등으로 이루어져 과전류를 제한한다. 본 실시예에서는 보호 트랜지스터(4)로 쌍극성(bipolar) 트랜지스터를 도시하였지만, FET를 사용할 수도 있다.
여기에서, 메인 FET(1)와 센스 FET(2)는 일정한 전류비를 갖는 전류 미러를 이루고 있어, 동작 중에서 주 전류가 메인 FET(1)로 흐르고 주 전류에 비례하는 작은 전류가 센스 FET(2)로 흐르며, 센스 FET(2)에서 감지하는 전류의 크기는 이 전류비에 의하여 결정된다.
스마트 디스크리트의 동작 중에 과전류가 흐르게 되면 센스 FET(2)로 흐르는 전류가 감지 저항(sense resistance, 5)으로 흐르게 되어, 이 감지 저항(5)에서 전압 강하가 발생한다. 이때, 과전류의 정확한 감지를 위해서는 이 센스 FET(2)로 흐르는 전류가 감지 저항(5)에 모두 흐를 수 있도록 해야 한다.
이렇게 강하된 전압이 보호 장치로서 사용하는 보호 트랜지스터(4)를 턴온(turn on) 시킬 수 있는 전압이 되면, 게이트(gate) 전류의 일부가 턴온 된 보호 트랜지스터(4)를 통해서 흘러 나가게 되어서 게이트(gate) 전위가 낮아져서 이에 따라 메인 FET(1)의 게이트-소스( source) 간에 걸리는 전압(Vgs)이 작아지게 되고 또한 드레인 전류는 감소하게 된다. 여기에서 게이트, 소스, 드레인은 도면에 각각 G, S, D로 표시하였다.
회로에 정상적인 동작전류가 흐르게 되어 메인 FET(1)에 흐르는 전류가 감소하게 되면, 센스 FET(2)로 흐르는 전류도 감소하게 되고, 이에 따라 감지 저항(5)에서 발생하는 전압강하도 줄어들게 되어 보호 트랜지스터(4)는 턴오프되어 메인 FET(1)로 흐르는 전류는 더 이상 감소하지 않고 정상적인 동작을 하게 된다.
이와 같은 동작으로 스마트 디스크리트는 전류를 일정한 수준으로 제한할 수 있는 기능을 가지게 된다.
일반적으로 스마트 디스크리트의 보호 트랜지스터(4) 턴온 전압은 낮을수록 좋은데 그 이유는 다음과 같다. 게이트(G)-소스(S) 사이에 어떤 전압이 인가되면 메인 FET(1)에는 인가된 전압이 그대로 걸리지만 센스 FET(2)는 인가된 전압과 감지 저항(5)에 걸린 전압의 차가 걸린다. 그런데, 보호 트랜지스터(4)의 턴온 전압이 높으면, 이 보호 트랜지스터(4)를 턴온시키기 위해서 감지 저항(5)에 걸리는 전압도 높아야 하고 이에 따라 메인 FET(1)와 센스 FET(2)의 게이트-소스 간에 걸리는 전압의 차이가 커지기 때문에 감지 전류의 정확도가 떨어진다.
또한, 센스 FET(2)에는 작은 전류가 흐르도록 해야 하므로 메인 FET(1)와 센스 FET(2)의 전류비를 작게 설계하려면 감지 저항(5)으로 흐르는 전류가 작아야 한다. 그러나, 감지 저항(5) 양단의 전위차를 일정하게 하려면 감지 저항(5)의 저항값이 크게 되도록 설계해야 한다. 그러나, 일반적으로 저항값이 클수록 전류 대 전압비의 선형도(linearity)가 좋지 않게 되어 정확도가 떨어지게 되며, 또한 저항값이 증가할수록 온도 등에 의한 오차가 증가하므로 정확도가 저하하여 정확한 과전류 제한을 할 수 없다. 따라서 일반적으로 이 감지 저항(5)의 저항값이 작을수록 정확도가 높은데, 보통 턴온되었을 때 센스 FET(2)의 내부저항(Rds)보다 낮은 값을 갖도록 설계한다.
그러나, 반대로 감지 저항(5)의 저항값이 너무 낮은 값을 갖게 되면 보호 트랜지스터(4)를 턴온시키기 위해 센스 FET(2)에 많은 전류가 흐르도록 메인 FET(1)와 센스 FET(2)의 전류비를 크게 해야 하는데, 이 경우에 감지 저항(5)에 많은 전류가 흐르게 되고 이에 따라 감지 저항(5)에 걸리는 전압과 전류의 곱(P=I×V)으로 나타나는 큰 전력이 발생하게 된다. 따라서, 이 전력에 의해 감지 저항(5)에 열이 발생하게 되므로 감지 저항(5)은 발생하는 열에 충분히 견딜 수 있도록 해야 한다. 그러나 이같은 저항을 형성하려면 제조상의 어려움이 따른다.
그러므로 감지 저항(5)의 저항값은 너무 낮지 않도록 하고 보호 트랜지스터(4)는 낮은 전압에서 턴되도록 하는 것이 좋다.
저전압에서 턴온이 가능한 반도체 장치로서 쌍극성(bipolar) 트랜지스터가 있는데, 제1도에 도시한 바와 같이, 보호 트랜지스터(4)에 이 쌍극성 트랜지스터를 사용할 수 있다.
제2도는 제1도에 사용된 종래의 수평형(lateral) 쌍극성 NPN 트랜지스터의 구조를 나타내는 단면도이다.
제2도에 도시한 바와 같이, n+층(11) 위에 n 층(10)이 형성되어 있고, n 층(10)에는 p로 도핑된 p형 영역(9)이 형성되어 있으며, p형 영역(9)에는 서로 분리되어 있는 n+컬렉터(collector) 영역(6)과 N+이미터(emitter) 영역(7), p+베이스(base) 영역(8)이 형성되어 있다. 각 영역(6, 7, 8) 위에는 접촉 구멍(contact hole)이 뚫린 절연막이 형성되어 있고, 여기에 각 영역(6, 7, 8)과 접속되어 있는 컬렉터 전극(C), 이미터 전극(E) 및 베이스 전극(B)이 형성되어 있다. 여기에서 n+층(11)과 n 층(10)은 메인 FET(1)와 센스 FET(2)의 드레인(drain) 역할을 하며, p형 영역(9)은 베이스 영역(8)과 함께 NPN 트랜지스터(2)의 베이스 역할을 한다.
이러한 구조를 갖는 수평형 쌍극성 NPN 트랜지스터를 보호 트랜지스터로서 형성하는 경우, 별도로 추가되는 마스크(mask) 없이 종래의 전력 MOSFET 제조 기술을 이용하여 간단히 제조할 수 있다.
그러나, 이 구조에서는 이미터 영역(7)을 이미터로, p형 영역(9)을 베이스로 n+층(11)과 n 층(10)을 컬렉터로 하는 수직 방향의 NPN 기생 트랜지스터(13)가 형성되며, 이를 등가 회로로 나타낸 것이 제3도이다.
여기에서, NPN 트랜지스터(12)와 기생 트랜지스터(13)는 이미터 영역(7)과 베이스(8, 9)를 공유하기 때문에 NPN 트랜지스터(12)가 턴온될 때 기생 트랜지스터(13)도 턴온된다. 이에 따라 스마트 디스크리트의 드레인 전류가 기생 트랜지스터(13)로 일시애 흐르게 되어 반도체 장치들이 파괴되는 문제를 가져온다.
따라서 이 기생 트랜지스터(13)의 동작을 최대한 억제하기 위한 기술이 필요하게 되었는데, 이와 같은 문제점을 해결하기 위해서 미국 특허 제 4,893,158호가 제안되었다. 이를 제4도를 상세히 참고로 설명한다.
제4도에 도시한 바와 같이 n+컬렉터 영역(6)의 바깥에 n+이미터 영역(7) 쪽으로 n형 영역(14)을 길게 형성하여 컬렉터의 폭을 넓히고, p+베이스 영역(16)의 폭을 확장하여 이미터 영역()7을 둘러싸고 n형 영역(14)과 중첩되도록 한다.
이와 같이 수평형 쌍극성 NPN 트랜지스터를 형성하면 n 층(10)과 이미터 영역(7) 그리고 베이스 영역(16) 또는 p형 영역(9) 사이에 형성되는 수직 방향의 기생 트랜지스터(17)의 전류 증폭을 hFE를 최소화 할 수 있고, NPN 트랜지스터(15)의 동작 특성이 향상된다.
그러나, 이러한 방법은 제조 공정이 복잡해진다.
즉, 기존의 전력 MOSFET의 제조 공정을 사용하여 이러한 쌍극성 트랜지스터를 보호 트랜지스터로 사용하는 스마트 FET를 형성하기 위해서는 많은 마스크가 필요하다는 문제점 있으며, 또한 이 쌍극성 트랜지스터를 칩(chip) 내부에 독립적으로 만들어야 하므로 집적도가 낮아진다는 문제점도 있다.
이러한 문제점 이외에도 감지 저항(5)과 메인 FET(1), 센스 FET(2)에 의해 발생하는 문제점들도 있는데, 그중 하나가 메인 FET와 센스 FET 사이에 기생 저항이 발생한다는 것이다.
이를 제5도와 제6도를 참고로하여 설명하면 다음과 같다.
제5도는 종래의 스마트 FET의 메인 FET(1)와 센트 FET(2)를 도시한 단면도이다.
제5도에 도시한 바와 같이, 메인 FET(1)와 센스 FET(2) 양자의 드레인 역할을 하는 n+층(11) 위에 n-층(10)이 형성되어 있고, n-층(10)에는 메인 FET(1)와 센스 FET(2)의 p형 바디(body)(20, 21)가 각각 형성되어 있다. 각 p형 바디(20, 21)에는 메인 FET(1)와 센스 FET(2)의 n+소스가 각각 형성되어 있다. 메인 FET(1)와 센스 FET(2)의 소스(20, 21) 사이의 p형 바다(20, 21) 표면 및 p형 바디(20, 21) 사이의 n- 층(10) 표면 위에는 산화막과 폴리게이트(poly gate)(19)가 형성되어 있다.
이러한 구조에서 폴리 게이트(poly gate, 19)에 양 전압(positive voltage)이 인가되면, 메인 FET(1)의 p형 바디(20)와 센스 FET(2)의 p형 바디(21)의 표면에는 각각 채널(channel, 22)이 형성되어 메인 FET(1)와 센스 FET(2)가 동작을 한다. 이때 메인 FET(1)의 p형 바디(20)와 센스 FET(2)의 p형 바디(21) 사이에 있는 n층(10)의 표면에 전자가 모여들고 이에 따라 메인 FET(1)의 소스와 센스 FET(2)의 소스 사이에 기생 저항(18)이 발생하며, 이 기생 저항(18)은 제6도에 도시한 바와 같이 감지 저항(5)과 병렬로 연결된 상태가 된다.
그런데, 앞서 설명한 바와 같이 이러한 스마트 FET에서는 과전류의 정확한 감지를 위해서는 이 센스 FET(2)로 흐르는 전류가 감지 저항(5)에 모두 흐를 수 있도록 해야 한다. 그러나, 이러한 기생 용량이 생기면 기생 저항(18)으로도 전류가 흐르게 되어 감지 저항(5)으로 흐르는 전류가 줄어들게 되고 이에 따라 과전류를 감지하는 정밀도가 떨어지게 된다.
이에 따라 메인 FET(1)와 센스 FET(2)의 소스 사이에 발생하는 기생 저항(18)을 방지할 수 있는 기술이 필요하게 되었다.
이러한 기생 저항(18)을 방지할 수 있는 기술로는 미국 특허 제5,097,302호와 미국 특허 제4,931,844호가 있는데 이들 구조를 첨부한 도면을 참고하여 설명하면 다음과 같다.
제7도는 종래의 스마트 FET의 메인 FET 및 센스 FET의 구조를 나타낸 단면도로서, 미국 특허 제5,097,302호에 공개된 구조이다.
제7도에 도시한 바와 같이, 메인 FET(1)의 p형 바디(20)와 센스 FET(2)의 p형 바디(21)와 p형 바디(21) 사이에 있는 n층(10)의 표면 위의 산화막(23)을 p형 바디(20, 21) 위의 산화막보다 두껍게 형성한다.
또한, 미국 특허 제4,931,844호에는 메인 FET(1) 부분의 p형 바디(20)와 센스 FET(2) 부분의 p형 바디(21)를 연장하여 사이에 있는 n층(10)에 p형 층을 형성하여 기생 저항을 줄일 수 있도록 한 구조를 공개하고 있다.
그러나 이와 같은 종래의 구조를 형성하기 위해서는 추가적인 공정이 필요하여 스마트 FET의 제조 공정과 그 구조가 복잡해질 뿐 아니라 기생 저항을 효과적으로 방지할 수 없다는 문제점이 있다.
[발명의 목적]
이 발명의 목적은 이와 같은 문제점들을 해결하기 위한 것으로 집적도를 향상시킬 수 있고, 또한 기생 트랜지스터와 기생 저항의 발생을 방지하여 과전류에 대해 정확히 동작함으로써 반도체 장치를 보호할 수 있는 스마트 디스크리트를 제공하는데 있다.
[발명의 구성, 작용 및 효과]
상기한 목적을 달성하기 위하여 이 발명에서는 감지 장치의 기능과 보호 트랜지스터의 기능이 복합된 셀(이하 복합 셀이라 한다) 구조, 또는 독립된 보호 트랜지스터의 기능을 갖는 구조를 주 반도체 장치와 감지 장치 사이에 형성한 전류 제한회로를 구성하였다.
이를 실시예로서 첨부한 도면에 따라 상세히 설명하면 다음과 같다.
[실시예 1]
제8도는 이 발명의 실시예 1에 따른 스마트 FET의 단면도로서, 메인 FET(24)와 센스 FET(26), 그리고 수평형 트랜지스터 및 센스 FET로 이루어지는 복합셀(25)의 단면과 이들 간의 전기적 연결 상태 및 감지 저항(33)이 회로로 도시되어 있다.
먼저, 이러한 복합 셀(25) 구조를 갖는 스마트 FET를 제조하기 위한 방법은 다음과 같다.
반도체 기판 위에 고농도의 n+층(27)을 형성하고, 그 위에 저농도의 n층(28)을 소정의 두께 및 농도를 갖도록 증착한다.
포토레지스트(photoresist)를 이용하여 n층(28)의 표면 메인 FET(24)와 복합 셀(25)의 경계 부근과 복합 셀(25) 중간에 각각 하나씩 두 개의 두꺼운 산화막(29, 32)을 형성한 후, 이어 산화막(29)에 인접한 부분과 두 산화막(29, 32)과 비교적 떨어진 부분에 얇은 절연막(30)을 형성한다.
이어 두 절연막(30)과 이에 인접한 산화막(29) 위에 폴리실리콘(polyslicon)층을 형성하고 고농도의 n형 불순물을 주입하여 폴리게이트(31)를 형성한다.
제8도에서 회로로 나타낸 감지 저항(33)도 폴리실리콘층에 고농도의 n형 불순물을 주입하는 이 공정에서 형성된다. 이 감지 저항(33)은 폴리실리콘층의 길이와 폭을 조절하여 원하는 저항값을 갖도록 할 수 있다.
그 다음 저농도의 p형 불순물을 산화막(29, 32) 및 폴리 게이트(31)를 마스크(mast)로하여 n 층(28)에 주입하여 다수의 저농도 p형 영역(34)을 형성한다. 이때, 제8도에서 보는 바와 같이, p형 영역(34)은 메인 FET(24) 부분과 센스 FET(26) 부분에 하나씩 형성되고 복합셀(25) 부분에 둘이 형성된다. 한편, 이때 주입되는 p형 불순물은 저농도이므로 폴리 게이트(31)의 전도도에 큰 영향을 미치지 않는다.
이와 같이 형성된 저농도 p형 영역(34)의 일부에 포토레지스트를 사용하여 선택적으로 이온을 주입하여 고농도의 p+영역(35)을 형성한 후, 포토레지스트를 제거하고 열처리하여 확산한다. 이때 저농도의 p형 영역(34)보다 p+영역(35)이 더 깊이 확산되며, p+영역(35)은 메인 FET(24) 및 센스 FET(26)의 저농도 p형 영역(34)의 중앙에 하나씩, 그리고 복합셀(25)의 우측 저농도 p형 영역(34)에 두 개가 형성된다. 이렇게 형성된 저농도의 p형 영역(34)과 고농도의 p+영역(35)을 바디라 한다.
또한, 이온 주입으로 저농도의 p형 영역(34)과 고농도의 p+영역(35)을 형성할 때 복합셀(25)의 산화막(32)이 마스크로 작용하므로 산화막(32) 아래 부분은 p형 이온이 주입되지 않지만, 산화막(32) 양쪽의 저농도 p형 영역(34)이 열처리에 의해 확산될 때, 수직 방향뿐 아니라 측면으로도 확산되기 때문에 두 저농도 p형 영역(34)이 확산되어 저농도의 p형 영역(34)보다도 더 낮은 농도를 갖는 저농도 영역(36)이 형성된다.
여기에서 이들 영역(34, 35)은 회로를 구성할 때 메인 FET(24), 복합 셀(25), 센스 FET(26)가 배치되는 수만큼 형성된다.
다음으로는 p형 영역(34)과 p+영역(35)에 포토레지스트를 사용하여 n형 불순물을 주입함으로써 고농도의 n+영역(37, 38, 39, 40, 41)을 형성한다. 단, 이와 같이 형성된 n+영역(37, 38, 39, 40, 41) 중에서 왼쪽의 n+영역(37)은 메인 FET(24)의 소스(source)로 사용되고, 오른쪽의 n+영역(41)은 센스 FET(26)의 소스로 사용된다. 복합 셀(25) 부분에 형성되는 n+영역(38, 39, 40) 중에서 오른쪽의 n+영역(40)은 복합 셀(25)에서 센스 FET 기능을 하는 부분의 소스 역할을 하며, 왼쪽 및 중앙의 n+ 영역(38, 39)은 각각 수평형 NPN 트랜지스터의 컬렉터와 이미터 역할을 한다. 또한 확산에 의해 형성된 저농도 영역(36)은 수평헝 NPN 트랜지스터의 베이스 역할을 한다. 단, 여기에서 이미터 영역(39)을 제외한 나머지 n+영역(37, 38, 40, 41)들은 모두 저농도 p형 영역(34)에 형성되지만, 이미터 영역(39)은 고농도 p+영역(35)의 표면에 형성되어 이미터 영역(39)의 하부에 p+영역(35)이 위치하는 형태가 된다.
다음은 종래의 CVD(chemical vapor deposition) 기법을 이용하여 절연을 위해 PSG(poly silicon glass), BPSG(boron poly silicon glass) 따위로 유리막질층(42)을 성장시키고, 이 유리막질층(42)에 접촉 구멍(43)을 형성한 후 금속층(44, 45, 46)을 패터닝(patterning)하여 각 셀간 및 각각의 소자 사이를 연결한다.
이때, 센스 FET(26)의 소스 영역(41)과 복합 셀(25)에서 센스 FET 기능을 하는 부분의 소스 영역(40)을 드러내는 접촉 구멍(43)을 형성한 후, 제8도에 도시한 바와 같이 금속층(44)으로 이들을 연결한다. 또한 수평형 NPN 트랜지스터의 컬렉터 영역(38)과 메인 FET(24) 부분의 폴리 게이트(31) 위에 접촉 구멍(43)을 형성하여 금속층(45)과 연결한다. 수평형 NPN 트랜지스터의 이미터 영역(39)과 에인 FET(24)의 소스 영역(37)도 마찬가지 방법으로 급속층(46)을 형성하여 연결되도록 한다. 제8도에서는 이미터 영역(39)과 소스 영역(37)의 연결 상태를 실선으로 표시하였다.
또한, 제8도에는 나타나 있지 않지만 센스 FET(26)와 메인 FET(24)의 폴리게이트(31)는 서로 연결되어 인T고, 감지 저항(33)은 센스 FET(26)의 소스 전극으로 사용되는 금속층(44)과 메인 FET(24)의 소스 전극으로 사용되는 금속층(46) 사이에 연결되어 형성된다.
마지막으로 이러한 반도체 소자들을 보호하기 위해 필요에 따라서 보호막을 형성할 수도 있다.
이와 같이 본 실시예에 따른 스마트 FET의 제조 방법에서는 종래의 전력 MOSFET의 공정을 그대로 적용하므로 추가 마스크가 필요없다.
앞에서 설명한 바와 같이, 수평형 NPN 트랜지스터의 이미터 영역(39) 밑에 고농도의 p+영역(35)이 형성되어 있으므로, 수평형 NPN 트랜지스터의 이미터 영역(39)을 이미터로, 그 아래의 p+영역(35)을 베이스로, 그 아래의 n-층(28)을 컬렉터로 하는 수평형 기생 NPN 트랜지스터의 전류 증폭율이 줄어든다.
즉, 고농도의 p+영역(35)은 확산 공정에서 확산되는 거리가 길어서 기생 NPN 트랜지스터의 베이스 영역의 폭(12)이 길어지게 되고, 또한 농도가 높기 때문에 기생 NPN 트랜지스터의 전류 증폭율이 줄어드는 효과를 가져온다.
반면, 복합 셀(25)의 수평형 NPN 트랜지스터의 베이스는 저농도 영역(36)으로 되어 있기 때문에 수평형 NPN 트랜지스터의 전류 증폭율을 커지게 된다. 그러나, 여기에서 수평형 NPN 트랜지스터의 베이스-컬렉터 사이의 내압과 전류 증폭율은 상관 관계를 가지고 있기 때문에 적절한 베이스 영역(35)의 폭(11)을 가질 필요가 있다.
또한 복합 셀(25)에서 수평형 NPN 트랜지스터와 센스 FET의 기능을 갖는 부분이 p형의 불순물이 도핑된 영역(34, 35, 36)에 의해서 하나로 연결되어 이루어지며, 복합 셀(25)의 수평형 NPN 트랜지스터 부분에 있는 베이스 영역(36)과 연결된 바디오, 센스 FET(26)의 소스 영역(41)에 금속층(44)을 공통으로 형성하여 집적도를 향상시킬 수 있는 효과가 있다.
[실시예 2]
제9도는 이 발명의 실시예 2에 따른 스마트 FET의 단면도로서, 제9도에 도시한 바와 같은 구조를 갖는 스마트 FET의 제조 방법 및 구조는 제1실시예에서 설명한 방법 및 구조와 유사하다.
다만, 복합 셀(25)에 제8도에 도시한 산화막(32)을 형성하지 않는다. 이에 따라, 제8도의 복합 셀(25)에 형성되어 있는 두 개의 저농도 영역(34)이 하나가 되고, 둘 사이에 위치한 저농도 영역(36)이 형성되지 않는다. 결국, 저농도 p형 영역(34)이 수평형 NPN 트랜지스터의 베이스 역할을 하며, 저농도 p형 영역(34)은 제8도에서 저농도 영역(36)보다 약간 높은 농도로 도핑되기 때문에 수평형 NPN 트랜지스터의 전류 증폭율은 제1 실시예의 경우보다 약간 낮다.
[실시예 3]
제10도는 이 발명의 실시예 3에 따른 수평형 FET트랜지스터의 단면도로서, 제1 실시예의 복합 셀 구조에서 센스 FET 기능을 하는 부분을 제거하고 수평형 NPN 트랜지스터만을 형성한 구조를 나타낸다.
제10도에 도시한 바와 같은 구조를 형성하기 위한 제조 방법은 실시예 1에서 실시한 방법과 유사하며, 단지 제8도에서 복합 셀(25) 구조에서 센스 FET 기능을 하는 부분을 형성하지 않고 수평형 NPN 트랜지스터의 기능을 하는 부분만을 형성하면 된다.
상기한 바와 같이 이 실시예에 따라 수평형 NPN 트랜지스터를 분리하여 따로 구성하면 집적도의 효율은 다소 떨어지지만, 회로의 구성이 간단해 지면서도 제1 실시예의 구조와 동일한 효과를 가져올 수 있는 효과가 있다.
실시예 1 내지 실시예 3에서 설명한 구조는 메인 FET와 센스 FET 사이에 발생하는 기생 저항 문제를 해결할 수 있다.
즉, 상기한 실시예 1, 2의 복합 셀 부분과 실시예 3의 수평형 NPN 트랜지스터 부분을 메인 FET(24)와 센스 FET(26) 사이에 구성하면 제5도와 제6도에서 메인 FET(1)와 센스 FET(2) 사이에 존재하는 기생 저항이 방지되는 효과를 가져온다.
이를 제11도 및 제12도를 참고로하여 상세히 설명한다.
제11도는 이 발명에 따른 실시예 1에 다른 스마트 FET를 다수 배열한 배치도이고, 제12도는 제11도에서 A-A' 부분을 잘라 나타낸 단면도이다. 단, 제11도는 제12도에 도시한 금속층(44, 45, 46)은 나타내고 있지 않다.
복합 셀(25)을 구성하는 보호 트랜지스터가 적당한 전류용량을 가지기 위해서는 수개 이상의 복합 셀(35)을 사용해야 하는데, 이를 제11도와 제12도에 도시한 바와 같이 센스 FET(26)의 중심인 B-B' 선을 기준으로 대칭되게 구성한다. 즉, 센스 FET(26)의 주위에 인접하여 복합 셀(25)을 구성하므로 메인 FET(24)와 FET(26)가 분리되도록 배치한다.
여기에서 제12도에 도시한 구조는 제8도에 도시한 구조와 기본적으로 동일한데, 이 구조에서 메인 FET(24)의 저농도 p형 영역(34)과 복합 셀(25)의 저농도 p형 영역(34) 사이에 반도체 기판의 저농도 n층(28)이 있는데 이 영역을 n-drift 영역(47)이라고 한다.
메인 FET(24)의 게이트에 양의 전압을 인가하면 메인 FET(24)의 소스로 작용하는 고농도 n+영역(37)과 n-drift 영역(47) 사이의 저농도 P형 영역(34)의 표면에 채널(channel)이 형성되어 동작을 한다. 그러나, 복합 셀(25)의 수평형 NPN 트랜지스터는 이미터 영역(39)과 베이스 영역(36) 사이에 순방향 전압이 인가될 때만 동작을 한다. 그러므로 메인 FET의 게이트에 연결된 수평형 NPN 트랜지스터의 컬렉터 영역(38)에 전압이 인가된다고 하더라도, 이미터 영역(39)과 베이스 영역(36) 사이에 순방향 전압이 인가되지 않는 한 수평형 NPN 트랜지스터는 동작하지 않으므로, 컬렉터 영역(38)과 n-drift 영역(47) 사이의 저농도 p형 영역(34)의 표면에는 채널이 형성되지 않는다. 따라서, 기생 저항이 발생하지 않으므로 정확한 전류를 감지할 수 있다.
이와 같이 이 발명에 따라 구성되는 메인 FET와 센스 FET는 동일한 크기 및 디자인 룰(desing rule)을 갖으며, 또한 복합 셀 부분은 센스 FET 기능을 가지고 있으므로 제11도에서 센스 FET(26)을 형성하지 않고 이 복합 셀(25) 부분을 중심으로 대칭되게 구성하여 복합 셀(25) 주위에 메인 FET(24)를 배치하여도 기생 저항을 방지할 수 있는 효과가 있다.
제1도를 참고하여 설명한 종래 기술에서는 메인 FET(1)와 센스 FET(2)의 구성비가 M:N 이었지만, 이 발명에 따라 구성되는 스마트 FET 구조에서는 메인 FET(24)와 센스 FET(26)의 구성비가 M:N+α 또는 M:α의 구성비를 갖는다. 여기에서 α는 복합 셀(25)이 가지는 센스 FET 기능을 고려한 값이다.
제10도와 같이 복합 셀을 사용하지 않고 보호 트랜지스터로 사용하는 수평형 NPN 트랜지스터를 독립적으로 사용하는 경우에는 센스 FET(26) 주위에 인접하게 수평형 트랜지스터를 구성하여 메인 FET와 센스 FET 사이에 기생 저항이 발생하지 않도록 구성한다.
상기한 바와 같이 이 발명에 따라 구성되는 스마트 FET의 각 소자의 평면적인 구조를 정사각형, 정육각형, 원형, 핑거(finger)형 등의 형태로 구성하여도 이 발명에 따르는 효과와 동일한 결과를 가져온다.
지금까지 설명한 이 발명에 따른 실시예를 스마트 IGBT(insulated gate bipolar transistor), 또는 인테리전트 IGBT(intelligent IGBT)라 하는 스마트 디스크리트에도 적용할 수 있는데, 이 경우에는 실시예들에서 설명한 메인 FET(24)를 메인 IGBT로 센스 FET(26)를 센스 IGBT로 구성하여 과전류를 제한하는 스마트 IGBT를 형성한다.
이러한 스마트 IGBT의 구조는 기본적으로는 스마트 FET와 유사한 수직 구조를 가지고 있다. 즉, 스마트 IGBT 소자의 수직 구조는 제8도에서 드레인 영역인 고농도 n+영역(27) 대신 반대의 전도도를 갖는 고농도의 p+영역으로 형성한 후, 이 고농도의 p+영역에 버퍼(buffer)에 사용하는 고농도 n+를 적당한 두께로 형성하고, 저농도의 n 영역을 가지는 반도체 기판을 사용하게 되면 제8도에 도시한 구조와 동일한 스마트 IGBT의 수직 구조를 얻을 수 있다.
또한 스마트 IGBT 소자는 평거형으로 많이 구성되는 데, 이 발명에 따르는 복합 셀을 구성하면 과전류를 스스로 제한할 수 있고, 메인 IGBT와 센스 IGBT 사이에 발생하는 기생 저항을 방지하여 전류를 감지할 수 있는 정확도가 높은 스마트 IGBT를 구성할 수 있다.
이상에서 본 바와 같이 이 발명에 따른 스마트 FET 또는 스마트 IGBT를 구성하면 종래의 전류 제한회로에서 드레인 역할을 하는 n+층과 n층이 컬렉터로서 작용하여 기생 트랜지스터가 형성된다는 문제점과 주 반도체 장치와 감지 장치 사이에 기생 저항이 발생한다는 문제점을 해결할 수 있어 과전류에 대하여 정확하고 안정하게 동작할 수 있는 전류 제한회로를 구성할 수 있어, 과전류로부터 반도체 장치를 보호할 수 있는 신뢰성 높은 스마트 디스크리트를 구성할 수 있다.
또한, 기존의 전력 MOS FET의 제조 공정을 사용하여 전류 제한회로를 구성할 수 있으므로 제조 공정이 단순해진다는 효과와 높은 밀도로 반도체 장치들을 집적할 수 있다는 효과도 가져올 수 있다.

Claims (11)

  1. 제1 도전형의 제1 반도체층, 상기 제1 반도체층 위에 형성되어 있으며 상기 제1 반도체층보다 저농도인 제1 도전형의 제2 반도체층, 상기 제2 반도체층에 형성되어 있으며 서로 분리되어 있는 제2 도전형의 제1 내지 제3 영역, 상기 제2 반도체층에 상기 제3 영역과 인접하게 형성되어 있으며 상기 제1 내지 제3 영역보다 고농도인 제2 도전형의 제4영역, 상기 제1 내지 제4 영역에 각각 형성되어 있고 서로 분리되어 있으며 상기 제2 반도체층보다 고농도인 제1 도전형의 제5 내지 제8영역, 상기 제1 및 제2 영역 위에 각각 형성되어 있는 제1 및 제2 산화막, 상기 제1 및 제2 산화막 위에 형성되어 있는 제1 및 제2 게이트 전극을 포함하며, 상기 제1 및 제2 게이트 전극과 상기 제3 영역, 상기 제4 영역과 상기 제6 영역, 상기 제5 영역과 상기 제8 영역은 각각 전기적으로 서로 연결되어 있는 상기 제6 영역은 저항을 통하여 상기 제5 영역 및 상기 제8 영역과 전기적으로 연결되어 있어, 상기 제1 및 제2 반도체 기판, 상기 제1 영역, 상기 제5 영역, 상기 제1 산화막 및 상기 제1 게이트 전극으로 이루어지는 제1 반도체 소자와 상기 제1 및 제2 반도체 기판, 상기 제2 영역, 상기 제6 영역, 상기 제2 산화막 및 상기 제2 게이트 전극으로 이루어지는 제2 반도체 소자로 이루어지는 전류 미러와, 상기 제8 영역, 상기 제7 영역 및 상기 제3 영역을 각각 이미터, 컬레터 및 베이스로 하는 수평형 쌍극성 트랜지스터 및 상기 감지 저항으로 이루어져 있으며, 상기 제3 및 제4 영역은 상기 제1 및 제2 영역의 사이에 위치하는 전력 반도체 소자.
  2. 제1항에 있어서, 상기 제1 반도체층 밑에 형성되어 있으며 상기 제1 내지 제3 영역보다 고농도인 제2 도전형의 제3 반도체층을 더 포함하는 전력 반도체 소자.
  3. 제1항에 있어서, 상기 제4 영역에 인접하여 형성되어 있으며 상기 제4 영역보다 저농도인 제2 도전형의 제9 영역, 상기 제9 영역 일부 위에 형성되어 있으며 상기 제2 반도체층보다 고농도인 제1 도전형의 제10 영역, 상기 제9 영역 및 제10 영역의 중앙에 형성되어 있으며 상기 제9 영역보다 고농도인 제11 영역을 더 포함하며, 상기 제9 영역의 일부는 상기 제2 산화막의 하부에 위치하는 전력 반도체 소자.
  4. 제3항에 있어서, 상기 제7 영역과 상기 제8 영역 사이의 상기 제2 반도체층에 형서되어 있으며 상기 제3 영역보다 저농도인 제2 도전형의 제9 영역을 더 포함하는 전력 반도체 소자.
  5. 반도체 기판 위에 고농도로 구성되는 n+도전형 영역을 형성하고 상기한 n+도전형 영역 위에 동일한 도전형으로서 저농도로 구성되는 n 층 영역을 소정의 두께 및 농도를 갖도록 증착하는 공정과, 상기한 n 층 영역의 표면에 산화막과 얇은 절연막을 형성하는 공정과, 상기한 얇은 절연막과 상기한 산화막 위에 폴리실리콘을 형성시키는 공정과, 상기한 폴리실리콘에 고농도의 n형 불순물을 주입하여 폴리 게이트, 감지 저항을 형성하는 공정과, 상기한 산화막과 폴리 게이트를 마스크로하여 저농도의 p형 불순물을 주입하여 저농도의 p형 영역을 형성하는 공정과, 상기한 저농도의 p형 영역에 고농도의 p+영역을 형성시킨 후 열처리하는 공정과, 상기 저농도의 p형 영역과 상기한 고농도의 p+영역에 또다른 고농도의 n+영역들을 형성하는 공정과, 절연을 위해 상기한 저농도롤 구성되는 n 층 영역의 표면과 상기한 폴리 게이트에 선택적으로 유리막질층을 형성하는 공정과, 상기한 유리막질층에 접촉 구멍을 형성하고 금속층을 형성한 후 패턴하는 공정을 포함하여 구성됨을 특징으로 하는 전력 반도체 소자의 제조방법.
  6. 제5항에 있어서, 반도체 소자들을 보호하기 위한 보호막층을 형성하는 공정을 더 포함하여 구성됨을 특징으로 하는 전력 반도체 소자의 제조방법.
  7. 다수개의 셀로 구성되어 주 전류가 흐르는 주 반도체 장치와, 상기한 주 반도체 장치와 미러 연결되어 상기한 주 전류를 소정의 비율로 감지하는 감지 장치와, 상기한 감지 장치의 한쪽 단자와 상기한 주 반도체 장치의 한쪽 단자에 연결된 감지 저항과, 상기한 주 반도체 장치와 상기한 감지 장치와 상기한 감지 저항의 단자에 각각 연결된 과전류 보호용 보호 트랜지스터로 구성된 전류제한 회로에 있어서, 상기한 감지 장치 주위에 과전류 보호용 보호 트랜지스터를 구성하고, 상기한 보호 트랜지스터 주위에 상기한 주 반도체 장치를 구성함을 특징으로 하는 전력 반도체 소자.
  8. 제7항에 있어서, 상기한 주 반도체 장치와 상기한 감지 장치를 FET로 구성함을 특징으로 하는 전력 반도체 소자.
  9. 제7항에 있어서, 상기한 주 반도체 장치와 상기한 감지 장치를 IGBT로 구성함을 특징으로 하는 전력 반도체 소자.
  10. 제7항에 있어서, 상기한 과전류 보호용 보호 트랜지스터가 쌍극성 트랜지스터로 구성됨을 특징으로 하는 전력 반도체 소자.
  11. 제10항에 있어서, 상기한 쌍극성 트랜지스터가 저농도 불순물층을 갖는 반도체 기판과, 상기한 반도체 기판과 반대의 도전형을 갖는 저농도 영역과 고농도 영역으로 구성되는 바디와, 상기한 저농도 영역에 형성되는 컬렉터와, 상기한 고농도 영역에 형성되는 이미터와, 상기한 바디에 확산에 의해 형성되어 가장 낮은 농도를 갖고 상기한 컬렉터와 이미터 사이에 형성되는 베이스와, 상기한 반도체 기판 일부에 형성되는 산화막과, 상기한 베이스 영역 위에 형성되는 산화막과, 상기한 바디의 표면과 상기한 산화막에 선택적으로 형성되는 유리막질층과, 상기한 고농도 영역과 상기한 컬렉터와 상기한 이미터에 각각 형성되는 접촉 구멍과, 상기한 접촉 구멍에 형성되는 금속층을 포함하여 구성됨을 특징으로 하는 전력 반도체 소자.
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