JP2926962B2 - Ｍｉｓ型電界効果トランジスタを有する半導体装置 - Google Patents
Ｍｉｓ型電界効果トランジスタを有する半導体装置Info
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- JP2926962B2 JP2926962B2 JP28648990A JP28648990A JP2926962B2 JP 2926962 B2 JP2926962 B2 JP 2926962B2 JP 28648990 A JP28648990 A JP 28648990A JP 28648990 A JP28648990 A JP 28648990A JP 2926962 B2 JP2926962 B2 JP 2926962B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS型電界効果トランジスタを有する半導
体装置に関し、特に、微細化されたMIS型電界効果トラ
ンジスタの静電破壊を防止するための技術に関するもの
である。
体装置に関し、特に、微細化されたMIS型電界効果トラ
ンジスタの静電破壊を防止するための技術に関するもの
である。
現在、MIS（Metal Insulator Semiconductor）型電界
効果トランジスタは、多くの半導体集積回路に用いられ
ているが、半導体装置の高集積化に伴ってMIS型電界効
果トランジスタの微細化が要求されており、この微細化
に対応するために様々な工夫がなされている。
効果トランジスタは、多くの半導体集積回路に用いられ
ているが、半導体装置の高集積化に伴ってMIS型電界効
果トランジスタの微細化が要求されており、この微細化
に対応するために様々な工夫がなされている。
第14図には、従来のMIS型電界効果トランジスタの平
面図を示す。ここで、ｐ型のシリコン基板１上にゲート
絶縁膜（図示せず）を介してポリシリコンからなるゲー
ト電極２が形成され、このゲート電極２をマスクとし
て、セルフアラインにより領域３にドナー不純物が拡散
され、ソース領域４及びドレイン領域５が形成されてい
る。このソース領域４の上部を覆う絶縁膜（図示せず）
の上には、ソース電極６が形成されており、ソース領域
４とソース電極６は、コンタクト孔4a,4b・・・を通し
て互いに導電接触している。また、ドレイン領域５は、
コンタクト孔5a,5b・・・を通してドレイン電極７に導
電接触しており、以上の構造によってMISFETが形成され
る。なお、このMISFETの周囲には、コンタクト孔8a,8b
・・・を通してソース電極６に導電接触するp+型のガー
ドリング８が形成されている。また、このMISFETにおい
ては、素子の微細化を達成するためにコンタクト孔のサ
イズも小さくなっており、これに伴うコンタクト抵抗の
増加を抑えるために、多数のコンタクト孔を等間隔に配
列するようにしている。
面図を示す。ここで、ｐ型のシリコン基板１上にゲート
絶縁膜（図示せず）を介してポリシリコンからなるゲー
ト電極２が形成され、このゲート電極２をマスクとし
て、セルフアラインにより領域３にドナー不純物が拡散
され、ソース領域４及びドレイン領域５が形成されてい
る。このソース領域４の上部を覆う絶縁膜（図示せず）
の上には、ソース電極６が形成されており、ソース領域
４とソース電極６は、コンタクト孔4a,4b・・・を通し
て互いに導電接触している。また、ドレイン領域５は、
コンタクト孔5a,5b・・・を通してドレイン電極７に導
電接触しており、以上の構造によってMISFETが形成され
る。なお、このMISFETの周囲には、コンタクト孔8a,8b
・・・を通してソース電極６に導電接触するp+型のガー
ドリング８が形成されている。また、このMISFETにおい
ては、素子の微細化を達成するためにコンタクト孔のサ
イズも小さくなっており、これに伴うコンタクト抵抗の
増加を抑えるために、多数のコンタクト孔を等間隔に配
列するようにしている。
更に、従来、上記のMISFETのドレイン耐圧を向上させ
るために、LDD（Lightly Doped Drain）構造、又はGDD
（Graded Drain and Source Diffusion）構造と呼ばれ
るものがあり、第15図には、そのチャネル長方向の断面
図を示し、第16図には、そのドレイン領域におけるチャ
ネル幅方向の断面図を示す。このMISFETでは、低濃度ド
レイン領域50の内部に高濃度ドレイン領域51が形成され
ており、ゲート電極側には低濃度ドレイン領域50が存在
することからこの部分の空乏層の伸びが大きくなり、ド
レイン端の電界が緩和されて耐圧特性が向上する。
るために、LDD（Lightly Doped Drain）構造、又はGDD
（Graded Drain and Source Diffusion）構造と呼ばれ
るものがあり、第15図には、そのチャネル長方向の断面
図を示し、第16図には、そのドレイン領域におけるチャ
ネル幅方向の断面図を示す。このMISFETでは、低濃度ド
レイン領域50の内部に高濃度ドレイン領域51が形成され
ており、ゲート電極側には低濃度ドレイン領域50が存在
することからこの部分の空乏層の伸びが大きくなり、ド
レイン端の電界が緩和されて耐圧特性が向上する。
しかしながら、上記従来のMIS型電界効果トランジス
タには、以下の問題点がある。
タには、以下の問題点がある。
すなわち、素子全体の寸法の微細化に伴ってドレイン
拡散の深さ、ゲート酸化膜の厚さ及び実効チャネル幅の
寸法がそれぞれ縮小された形で形成されるので、静電気
によって発生する電流密度が相対的に大きくなり、素子
の静電破壊耐量が低下する。特に、ドレイン領域５の拡
散深さが領域表面積の減少に伴って浅くなるので、ドレ
イン領域５と基板１間に寄生する等価ダイオードの順方
向の静電破壊及びサージ破壊に対する耐量が低下する。
すなわち、ドレイン部の等価回路としては、第10図に示
すように、MIS型電界効果トランジスタのソースとドレ
イン間に、ドレイン抵抗RD−ia,RD−ib,RD−ic,RD−i
d、ダイオードＤ−ia,D−ib,D−ic,D−idと、基板抵抗R
S−ia,RS−ib,RS−ic,RS−id（ｉ＝１〜Ｎ）とが直列に
接続された回路がドレイン領域表面上の±XY方向に並列
に配列されていると考えられるため、ドレイン領域のチ
ャネル幅方向の端部21（第10図において、例えば、ｉ＝
Ｎ）においてはその境界面の曲率が原因となって静電気
に基づく電流が集中するために、ここから静電破壊が発
生し易くなるのであるが、上記のように、素子の微細化
に基づいてドレイン領域５の拡散深さが浅くなるに従っ
てドレイン領域５の境界面の曲率が大きくなり、この結
果、その湾曲部における電流集中の度合いが増すのであ
る。
拡散の深さ、ゲート酸化膜の厚さ及び実効チャネル幅の
寸法がそれぞれ縮小された形で形成されるので、静電気
によって発生する電流密度が相対的に大きくなり、素子
の静電破壊耐量が低下する。特に、ドレイン領域５の拡
散深さが領域表面積の減少に伴って浅くなるので、ドレ
イン領域５と基板１間に寄生する等価ダイオードの順方
向の静電破壊及びサージ破壊に対する耐量が低下する。
すなわち、ドレイン部の等価回路としては、第10図に示
すように、MIS型電界効果トランジスタのソースとドレ
イン間に、ドレイン抵抗RD−ia,RD−ib,RD−ic,RD−i
d、ダイオードＤ−ia,D−ib,D−ic,D−idと、基板抵抗R
S−ia,RS−ib,RS−ic,RS−id（ｉ＝１〜Ｎ）とが直列に
接続された回路がドレイン領域表面上の±XY方向に並列
に配列されていると考えられるため、ドレイン領域のチ
ャネル幅方向の端部21（第10図において、例えば、ｉ＝
Ｎ）においてはその境界面の曲率が原因となって静電気
に基づく電流が集中するために、ここから静電破壊が発
生し易くなるのであるが、上記のように、素子の微細化
に基づいてドレイン領域５の拡散深さが浅くなるに従っ
てドレイン領域５の境界面の曲率が大きくなり、この結
果、その湾曲部における電流集中の度合いが増すのであ
る。
一方、素子の静電破壊耐量を高めるためには、ドレイ
ン拡散を深くし、面積を大きくするか、又は出力保護ダ
イオードを作り込む等の必要があるが、これらは全て素
子の占有面積を増加させることに繋がるので、半導体装
置の集積化の要請には反する結果となる。
ン拡散を深くし、面積を大きくするか、又は出力保護ダ
イオードを作り込む等の必要があるが、これらは全て素
子の占有面積を増加させることに繋がるので、半導体装
置の集積化の要請には反する結果となる。
また、上記高耐圧型のドレイン構造が採用される場合
には、ゲート電極２側に低濃度ドレイン領域50が高濃度
ドレイン領域51よりも所定量だけ張り出して形成されて
いることとなる一方で、ドレイン領域５のチャネル幅方
向の低濃度ドレイン領域50の端部は高濃度ドレイン領域
51の端部に比較的接近して形成されており、しかも、こ
の端部には、高濃度のガードリング８が対向しているこ
ともあって、そのドレイン領域５のチャネル幅方向の端
部には通常構造のドレイン領域５よりも静電気に基づく
電流が集中し易く、このため素子の静電破壊耐量が更に
低下するという問題点もあった。
には、ゲート電極２側に低濃度ドレイン領域50が高濃度
ドレイン領域51よりも所定量だけ張り出して形成されて
いることとなる一方で、ドレイン領域５のチャネル幅方
向の低濃度ドレイン領域50の端部は高濃度ドレイン領域
51の端部に比較的接近して形成されており、しかも、こ
の端部には、高濃度のガードリング８が対向しているこ
ともあって、そのドレイン領域５のチャネル幅方向の端
部には通常構造のドレイン領域５よりも静電気に基づく
電流が集中し易く、このため素子の静電破壊耐量が更に
低下するという問題点もあった。
そこで、本発明は上記問題点を解決するものであり、
その課題は、MIS型電界効果トランジスタのドレイン部
における平面構造の寸法比のみを変えることにより、静
電気に基づく電流の集中を回避し、素子の占有面積を増
加させることなく、素子の静電破壊耐量を高めることに
ある。
その課題は、MIS型電界効果トランジスタのドレイン部
における平面構造の寸法比のみを変えることにより、静
電気に基づく電流の集中を回避し、素子の占有面積を増
加させることなく、素子の静電破壊耐量を高めることに
ある。
上記問題点を解決するために、本発明は、ゲート電極
下に形成されたチャネル領域の両側の半導体層表面側に
ソース領域及びドレイン領域が形成され、ドレイン領域
が低濃度ドレイン領域及び高濃度ドレイン領域を備えて
いる半導体装置において、高濃度ドレイン領域の少なく
とも表面側は低濃度ドレイン領域内に形成されており、
低濃度ドレイン領域の端部と高濃度ドレイン領域の端部
とのチャネル幅方向の間隔を、少なくともチャネル領域
側における低濃度ドレイン領域の端部と高濃度ドレイン
領域の端部とのチャネル長手方向の間隔よりも大きくし
たことを特徴とする。
下に形成されたチャネル領域の両側の半導体層表面側に
ソース領域及びドレイン領域が形成され、ドレイン領域
が低濃度ドレイン領域及び高濃度ドレイン領域を備えて
いる半導体装置において、高濃度ドレイン領域の少なく
とも表面側は低濃度ドレイン領域内に形成されており、
低濃度ドレイン領域の端部と高濃度ドレイン領域の端部
とのチャネル幅方向の間隔を、少なくともチャネル領域
側における低濃度ドレイン領域の端部と高濃度ドレイン
領域の端部とのチャネル長手方向の間隔よりも大きくし
たことを特徴とする。
ここに、チャネル幅方向の間隔はチャネル長手方向の
間隔の６倍以上とすることが望ましく、更に、低濃度ド
レイン領域の表面キャリア濃度は、1018atoms・cm-2以
下とすることが特に効果的である。
間隔の６倍以上とすることが望ましく、更に、低濃度ド
レイン領域の表面キャリア濃度は、1018atoms・cm-2以
下とすることが特に効果的である。
〔作用〕 本発明によれば、チャネル領域側の低濃度ドレイン領
域の端部と高濃度ドレイン領域の端部とのチャネル長手
方向の間隔が高耐圧化の要請によって所定の寸法に設定
される一方で、両端部のチャネル幅方向の間隔をチャネ
ル長方向の間隔よりも大きくすることとしたので、従
来、チャネル幅方向において小さい値を有していたドレ
イン領域内の内部抵抗は、逆に、チャネル幅方向におい
てチャネル長方向よりも端部における静電破壊を防止す
ることができるので、素子全体として静電破壊耐量を高
めることができる。
域の端部と高濃度ドレイン領域の端部とのチャネル長手
方向の間隔が高耐圧化の要請によって所定の寸法に設定
される一方で、両端部のチャネル幅方向の間隔をチャネ
ル長方向の間隔よりも大きくすることとしたので、従
来、チャネル幅方向において小さい値を有していたドレ
イン領域内の内部抵抗は、逆に、チャネル幅方向におい
てチャネル長方向よりも端部における静電破壊を防止す
ることができるので、素子全体として静電破壊耐量を高
めることができる。
この場合、チャネル幅方向の間隔をチャネル長方向の
間隔の６倍以上とする場合には、その静電破壊耐量の向
上が顕著であり、また低濃度ドレイン領域の表面キャリ
ア濃度を1018atoms・cm-2以下とする場合には、素子の
高耐圧化を図りながら、更に顕著な静電破壊耐量の向上
を期することができる。
間隔の６倍以上とする場合には、その静電破壊耐量の向
上が顕著であり、また低濃度ドレイン領域の表面キャリ
ア濃度を1018atoms・cm-2以下とする場合には、素子の
高耐圧化を図りながら、更に顕著な静電破壊耐量の向上
を期することができる。
次に、本発明の実施例を説明する前に参考例を説明す
る。
る。
（参考例） 第１図には、半導体装置内に形成されたMISFETの参考
例の平面図を、第２図及び第３図には、第１図のａ−ｂ
線及びｃ−ｄ線に沿って切断した状態を示す切断矢視図
を示す。このMISFETにおいては、表面濃度２×1016cm-2
のｐ型シリコン基板１上に厚さ250Åのゲート絶縁膜
（図示せず）を介して厚さ5000Åのポリシリコンからな
るゲート電極２が形成され、この上から、周囲が膜厚１
μｍのフィールド酸化膜10で包囲された領域３に、例え
ば、ゲート電極２をマスクとしたセルフアラインでAs等
のイオンを注入して、深さ0.2μｍ、表面濃度1020cm-2
のソース領域４及びドレイン領域５が形成されている。
更にこれらの上に絶縁膜（図示せず）が全面に形成さ
れ、この絶縁膜のソース領域４及びドレイン領域５上に
形成された開口部上に、ソース電極６及びドレイン電極
７がAlの蒸着等により形成されている。
例の平面図を、第２図及び第３図には、第１図のａ−ｂ
線及びｃ−ｄ線に沿って切断した状態を示す切断矢視図
を示す。このMISFETにおいては、表面濃度２×1016cm-2
のｐ型シリコン基板１上に厚さ250Åのゲート絶縁膜
（図示せず）を介して厚さ5000Åのポリシリコンからな
るゲート電極２が形成され、この上から、周囲が膜厚１
μｍのフィールド酸化膜10で包囲された領域３に、例え
ば、ゲート電極２をマスクとしたセルフアラインでAs等
のイオンを注入して、深さ0.2μｍ、表面濃度1020cm-2
のソース領域４及びドレイン領域５が形成されている。
更にこれらの上に絶縁膜（図示せず）が全面に形成さ
れ、この絶縁膜のソース領域４及びドレイン領域５上に
形成された開口部上に、ソース電極６及びドレイン電極
７がAlの蒸着等により形成されている。
なお、これらの周囲には、コンタクト孔8a,8b,8c・・
・を通してソース電極６に導電接触した深さ0.3μｍ、
表面濃度1020cm-2のp+型のガードリング８がシリコン基
板１の表面側に形成されている。
・を通してソース電極６に導電接触した深さ0.3μｍ、
表面濃度1020cm-2のp+型のガードリング８がシリコン基
板１の表面側に形成されている。
ここで、ドレイン領域５とドレイン電極７との接触面
のチャネル側の端辺と、ドレイン領域５のチャネル側の
端辺との間の間隔はα、チャネル幅方向のそれらの端辺
の間隔はβ、となるように形成されている。この場合、
ドレイン領域５のコンタクト孔5a,5b,5c,5dは、それぞ
れ、β／α＝0.5〜2.0の範囲内で配置を変えてMISFETを
作成したが、本参考例では、素子の占有面積を増加させ
ることなく、簡単にβ／αの比を変えるために、αを２
μｍで一定とし、βを１〜４μｍとなるように設定し
た。
のチャネル側の端辺と、ドレイン領域５のチャネル側の
端辺との間の間隔はα、チャネル幅方向のそれらの端辺
の間隔はβ、となるように形成されている。この場合、
ドレイン領域５のコンタクト孔5a,5b,5c,5dは、それぞ
れ、β／α＝0.5〜2.0の範囲内で配置を変えてMISFETを
作成したが、本参考例では、素子の占有面積を増加させ
ることなく、簡単にβ／αの比を変えるために、αを２
μｍで一定とし、βを１〜４μｍとなるように設定し
た。
このような平面配置を有するMOSFETの静電破壊耐量の
前記β／αの比に対する依存性を第11図に示す。ここ
で、通常、β／αの値を2.0程度にすると、β／αの値
が１である場合に較べて２倍近い静電破壊耐量に、ま
た、β／αの値が0.5の場合に対しては５倍以上の静電
破壊耐量となる。この静電破壊耐量の向上は、MOSFETの
ドレイン領域５の深さや面積を増加させることなく、コ
ンタクト孔5a,5b,5c,5dの配置等を変えることのみによ
っても実現することができる。
前記β／αの比に対する依存性を第11図に示す。ここ
で、通常、β／αの値を2.0程度にすると、β／αの値
が１である場合に較べて２倍近い静電破壊耐量に、ま
た、β／αの値が0.5の場合に対しては５倍以上の静電
破壊耐量となる。この静電破壊耐量の向上は、MOSFETの
ドレイン領域５の深さや面積を増加させることなく、コ
ンタクト孔5a,5b,5c,5dの配置等を変えることのみによ
っても実現することができる。
この参考例では、特に、ドレイン領域５のチャネル幅
方向の端辺がソース電位の付与されたガードリング８に
対向しているので、その端辺部分の電流集中を防止する
ことによって上記の顕著な効果が得られているものと考
えられる。
方向の端辺がソース電位の付与されたガードリング８に
対向しているので、その端辺部分の電流集中を防止する
ことによって上記の顕著な効果が得られているものと考
えられる。
β／αの値は、上記参考例のMOSFET以外にも、様々な
平面パターンを有するMOSFETにも適用することができ
る。
平面パターンを有するMOSFETにも適用することができ
る。
（実施例） 次に、本発明による実施例を説明する。第４図には実
施例の平面図を示し、第６図乃至第８図は第４図のａ−
ｂ線に沿って切断した状態を示す工程断面図、第９図は
第４図のｃ−ｄ線に沿って切断した状態を示す断面図で
ある。この実施例において参考例と同一部分には同一符
号を付し、その説明は省略する。
施例の平面図を示し、第６図乃至第８図は第４図のａ−
ｂ線に沿って切断した状態を示す工程断面図、第９図は
第４図のｃ−ｄ線に沿って切断した状態を示す断面図で
ある。この実施例において参考例と同一部分には同一符
号を付し、その説明は省略する。
本実施例では、ドレイン領域５が低濃度ドレイン領域
50と高濃度ドレイン領域51から構成されている。このド
レイン領域５の形成方法としては、第６図に示すよう
に、ゲート電極２をマスクとして、２×1013atomas・cm
-2のドーズ量でＰ（リン）をイオン注入し、熱処理工程
を経て、深さ1.0μｍ、表面濃度２×1017cm-2の低濃度
ドレイン領域50を低濃度ソース領域40とともに形成し、
その後、第７図に示すように、この低濃度ドレイン領域
50上のゲート電極２側にレジスト12を形成した状態で、
電極とのオーミック接触を得るに充分な高キャリア濃度
となるようにAs（砒素）をイオン注入して、高濃度ドレ
イン領域51を高濃度ソース領域41とともに形成する。こ
の後、熱処理をし、最後に、第８図に示すように、高濃
度ドレイン領域51と高濃度ソース領域41上に電極6,7を
形成する。
50と高濃度ドレイン領域51から構成されている。このド
レイン領域５の形成方法としては、第６図に示すよう
に、ゲート電極２をマスクとして、２×1013atomas・cm
-2のドーズ量でＰ（リン）をイオン注入し、熱処理工程
を経て、深さ1.0μｍ、表面濃度２×1017cm-2の低濃度
ドレイン領域50を低濃度ソース領域40とともに形成し、
その後、第７図に示すように、この低濃度ドレイン領域
50上のゲート電極２側にレジスト12を形成した状態で、
電極とのオーミック接触を得るに充分な高キャリア濃度
となるようにAs（砒素）をイオン注入して、高濃度ドレ
イン領域51を高濃度ソース領域41とともに形成する。こ
の後、熱処理をし、最後に、第８図に示すように、高濃
度ドレイン領域51と高濃度ソース領域41上に電極6,7を
形成する。
このドレイン領域５においては、第８図に示す低濃度
ドレイン領域50のチャネル長方向のオフセット量αに対
して、第９図に示すチャネル幅方向のオフセット量βが
大きくなるように形成されており、この構造は、第５図
に示すレジストパターン10を介して高濃度ドレイン領域
51を形成することによって得られるものである。この実
施例では、α＝２μｍで一定とし、βを２〜16μｍの範
囲で変えた複数の高耐圧MISFETを作成した。このMISFET
の静電破壊耐量のβ／αに対する依存性を第12図に示
す。ここで、β／αの値が６となる付近で、急激に静電
破壊耐量が増大しており、β／αの値が1.0である場合
に較べて10倍以上の静電破壊耐量が得られる。この静電
破壊耐量の顕著な増大は、MISFETのドレイン領域５の深
さや素子の占有面積を増大することなく、βとαの比の
みを変えることによって達成でき、しかも、高濃度ドレ
イン領域51の形成時におけるパターン寸法のみの変更で
実現できるところにその実用的な価値を見出すことがで
きる。
ドレイン領域50のチャネル長方向のオフセット量αに対
して、第９図に示すチャネル幅方向のオフセット量βが
大きくなるように形成されており、この構造は、第５図
に示すレジストパターン10を介して高濃度ドレイン領域
51を形成することによって得られるものである。この実
施例では、α＝２μｍで一定とし、βを２〜16μｍの範
囲で変えた複数の高耐圧MISFETを作成した。このMISFET
の静電破壊耐量のβ／αに対する依存性を第12図に示
す。ここで、β／αの値が６となる付近で、急激に静電
破壊耐量が増大しており、β／αの値が1.0である場合
に較べて10倍以上の静電破壊耐量が得られる。この静電
破壊耐量の顕著な増大は、MISFETのドレイン領域５の深
さや素子の占有面積を増大することなく、βとαの比の
みを変えることによって達成でき、しかも、高濃度ドレ
イン領域51の形成時におけるパターン寸法のみの変更で
実現できるところにその実用的な価値を見出すことがで
きる。
更に、α＝２μｍ、β＝６μｍとした場合における低
濃度ドレイン領域50の表面濃度に対する静電破壊耐量の
依存性を第13図に示す。この図に示すように、低濃度ド
レイン領域50の表面濃度が５×1018atoms・cm-2以下に
なると、静電破壊耐量が急激に低下する。ところが、低
濃度ドレイン領域50のキャリア濃度は素子の耐圧を決定
付ける要因のうち最も重要なものであり、高耐圧化を達
成するためには、低濃度ドレイン領域のキャリア濃度は
ある程度低くする必要がある。したがって、本実施例に
よれば、従来の極めて静電破壊耐量が低い高耐圧化素子
において、上記の顕著な効果をもたらすものであり、素
子の高耐圧化と静電破壊耐圧量の向上との双方を同時に
達成することができる。
濃度ドレイン領域50の表面濃度に対する静電破壊耐量の
依存性を第13図に示す。この図に示すように、低濃度ド
レイン領域50の表面濃度が５×1018atoms・cm-2以下に
なると、静電破壊耐量が急激に低下する。ところが、低
濃度ドレイン領域50のキャリア濃度は素子の耐圧を決定
付ける要因のうち最も重要なものであり、高耐圧化を達
成するためには、低濃度ドレイン領域のキャリア濃度は
ある程度低くする必要がある。したがって、本実施例に
よれば、従来の極めて静電破壊耐量が低い高耐圧化素子
において、上記の顕著な効果をもたらすものであり、素
子の高耐圧化と静電破壊耐圧量の向上との双方を同時に
達成することができる。
本発明によれば次の効果を奏する。
チャネル領域側の低濃度ドレイン領域の端部と高濃
度ドレイン領域の端部とのチャネル長方向の間隔が高耐
圧化の要請によって所定の寸法に設定される一方で、両
端部のチャネル幅方向の間隔をチャネル長方向の間隔よ
りも大きくすることとしたので、従来、チャネル幅方向
において小さい値を有していたドレイン領域内の内部抵
抗は、逆に、チャネル幅方向においてチャネル長方向よ
りも大きな値をもつこととなる。したがって、ドレイン
領域のチャネル幅方向の端部における静電破壊を防止す
ることができるので、素子全体として静電破壊耐量を高
めることができる。
度ドレイン領域の端部とのチャネル長方向の間隔が高耐
圧化の要請によって所定の寸法に設定される一方で、両
端部のチャネル幅方向の間隔をチャネル長方向の間隔よ
りも大きくすることとしたので、従来、チャネル幅方向
において小さい値を有していたドレイン領域内の内部抵
抗は、逆に、チャネル幅方向においてチャネル長方向よ
りも大きな値をもつこととなる。したがって、ドレイン
領域のチャネル幅方向の端部における静電破壊を防止す
ることができるので、素子全体として静電破壊耐量を高
めることができる。
この場合、チャネル幅方向の間隔をチャネル長方向
の間隔の６倍以上とする場合には、その静電破壊耐量の
向上が顕著である。
の間隔の６倍以上とする場合には、その静電破壊耐量の
向上が顕著である。
また低濃度ドレイン領域の表面キャリア濃度を1018
atoms・cm-2以下とする場合には、素子の高耐圧化を図
りながら、更に顕著な静電破壊耐量の向上を期すること
ができる。
atoms・cm-2以下とする場合には、素子の高耐圧化を図
りながら、更に顕著な静電破壊耐量の向上を期すること
ができる。
１……シリコン基板 ２……ゲート電極 ３……拡散領域 ４……ソース領域 4a,4b,4c,4d……コンタクト孔 ５……ドレイン領域 5a,5b,5c,5d……コンタクト孔 ６……ソース電極 ７……ドレイン電極 ８……ガードリング 8a,8b,8c,8d……コンタクト孔 50……低濃度ドレイン領域 51……高濃度ドレイン領域。
Claims (3)
- 【請求項１】ゲート電極下に形成されたチャネル領域の
両側の半導体層表面側にソース領域及びドレイン領域が
形成され、該ドレイン領域が低濃度ドレイン領域及び高
濃度ドレイン領域を備えているMIS型電界効果トランジ
スタを有する半導体装置において、 前記高濃度ドレイン領域の少なくとも表面側は前記低濃
度ドレイン領域内に形成されており、前記低濃度ドレイ
ン領域の端部と前記高濃度ドレイン領域の端部とのチャ
ネル幅方向の間隔は、少なくとも前記チャネル領域側に
おける前記低濃度ドレイン領域の端部と高濃度ドレイン
領域の端部とのチャネル長方向の間隔よりも大きいこと
を特徴とするMIS型電界効果トランジスタを有する半導
体装置。 - 【請求項２】請求項第１項に記載のMIS型電界効果トラ
ンジスタを有する半導体装置において、前記チャネル幅
方向の間隔は、前記チャネル長方向の間隔の６倍以上で
あることを特徴とするMIS型電界効果トランジスタを有
する半導体装置。 - 【請求項３】請求項第１項又は第２項に記載のMIS型電
界効果トランジスタを有する半導体装置において、前記
低濃度ドレイン領域の表面キャリア濃度は、1018atoms
・cm-2であることを特徴とするMIS型電界効果トランジ
スタを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28648990A JP2926962B2 (ja) | 1990-04-26 | 1990-10-24 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-113026 | 1990-04-26 | ||
| JP11302690 | 1990-04-26 | ||
| JP28648990A JP2926962B2 (ja) | 1990-04-26 | 1990-10-24 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410473A JPH0410473A (ja) | 1992-01-14 |
| JP2926962B2 true JP2926962B2 (ja) | 1999-07-28 |
Family
ID=26452047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28648990A Expired - Lifetime JP2926962B2 (ja) | 1990-04-26 | 1990-10-24 | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926962B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1990
- 1990-10-24 JP JP28648990A patent/JP2926962B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410473A (ja) | 1992-01-14 |
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