JP2001119019A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴのチャネル抵抗あるいはオ
ン抵抗の増加を抑えつつ寄生バイポーラトランジスタの
動作を防止する。 【解決手段】半導体基板表面に形成されたボディウェル
の周縁に沿い且つ跨ぎ並行する第１のゲート電極５およ
び第２のゲート電極５ａが形成され、第１と第２のゲー
ト電極とで挟まれた半導体基板表面の一部領域に同導電
型のバックゲート領域１１，１１ａが形成され、第１と
第２のゲート電極とで挟まれた半導体基板表面であって
バックゲート領域を除いた領域に逆導電型のソース領域
６が形成される。そして、第１および前記第２のゲート
電極の直下の部分のボディウェル表面にそれぞれのチャ
ネル領域が設けられ、バックゲート領域は上記第１およ
び第２のゲート電極の直下の部分のうちの一方の部分で
ボディウェルに接する。
ン抵抗の増加を抑えつつ寄生バイポーラトランジスタの
動作を防止する。 【解決手段】半導体基板表面に形成されたボディウェル
の周縁に沿い且つ跨ぎ並行する第１のゲート電極５およ
び第２のゲート電極５ａが形成され、第１と第２のゲー
ト電極とで挟まれた半導体基板表面の一部領域に同導電
型のバックゲート領域１１，１１ａが形成され、第１と
第２のゲート電極とで挟まれた半導体基板表面であって
バックゲート領域を除いた領域に逆導電型のソース領域
６が形成される。そして、第１および前記第２のゲート
電極の直下の部分のボディウェル表面にそれぞれのチャ
ネル領域が設けられ、バックゲート領域は上記第１およ
び第２のゲート電極の直下の部分のうちの一方の部分で
ボディウェルに接する。
Description
【０００１】
【発明の属する技術分野】本発明は、バックゲート領域
構造を備えた電界効果トランジスタに関し、特に、高
圧、大電流を制御するパワー絶縁ゲート電界効果トラン
ジスタ（パワーＭＯＳＦＥＴ）に関する。
構造を備えた電界効果トランジスタに関し、特に、高
圧、大電流を制御するパワー絶縁ゲート電界効果トラン
ジスタ（パワーＭＯＳＦＥＴ）に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは高圧、大電流を制
御するのに利用され、たとえばモーターコントロール用
ＩＣの出力段などに用いられる。この種のトランジスタ
には、通常、しきい値電圧を一定値に保持するため、あ
るいは寄生バイポーラトランジスタの動作を抑制するた
めにバックゲート領域が設けられる。
御するのに利用され、たとえばモーターコントロール用
ＩＣの出力段などに用いられる。この種のトランジスタ
には、通常、しきい値電圧を一定値に保持するため、あ
るいは寄生バイポーラトランジスタの動作を抑制するた
めにバックゲート領域が設けられる。
【０００３】このようなパワーＭＯＳＦＥＴのうち横型
構造のものを説明する。第１の従来技術として、特開昭
５６−０８８３６３号公報あるいはＵＳＰ−５，６５
６，５１７に開示されているものを図９に基づいて説明
する。
構造のものを説明する。第１の従来技術として、特開昭
５６−０８８３６３号公報あるいはＵＳＰ−５，６５
６，５１７に開示されているものを図９に基づいて説明
する。
【０００４】ここで、図９（ａ）は横型のパワーＭＯＳ
ＦＥＴの一部平面図である。図９（ｂ）、図９（ｃ）
は、それぞれ、図９（ａ）に記したＥ−Ｆ方向、Ｇ−Ｈ
方向に切断したＭＯＳＦＥＴの断面図である。以下、Ｍ
ＯＳＦＥＴの要部を概略説明する。
ＦＥＴの一部平面図である。図９（ｂ）、図９（ｃ）
は、それぞれ、図９（ａ）に記したＥ−Ｆ方向、Ｇ−Ｈ
方向に切断したＭＯＳＦＥＴの断面図である。以下、Ｍ
ＯＳＦＥＴの要部を概略説明する。
【０００５】図９（ａ）あるいは図９（ｂ）に示すよう
に、シリコン基板表面に一導電型のドレインウェル１０
１が形成され、その内に同導電型のドレイン領域１０２
が形成され、ドレイン側コンタクト孔を通してドレイン
電極１０３に接続されている。そして、ゲート電極１０
４を挟んで一導電型のソース領域１０５が逆導電型のボ
ディウェル１０６上部に形成される。このソース領域１
０５はソースコンタクト孔を通してソース電極１０７に
接続される。
に、シリコン基板表面に一導電型のドレインウェル１０
１が形成され、その内に同導電型のドレイン領域１０２
が形成され、ドレイン側コンタクト孔を通してドレイン
電極１０３に接続されている。そして、ゲート電極１０
４を挟んで一導電型のソース領域１０５が逆導電型のボ
ディウェル１０６上部に形成される。このソース領域１
０５はソースコンタクト孔を通してソース電極１０７に
接続される。
【０００６】そして、図９（ａ）あるいは図９（ｃ）に
示すように、逆導電型のバックゲート領域１０８が、上
記ボディウェル１０６に接するように、ソース領域１０
５の中央部分に形成される。このバックゲート領域１０
８もソース領域と同様にソース電極１０７に接続され
る。
示すように、逆導電型のバックゲート領域１０８が、上
記ボディウェル１０６に接するように、ソース領域１０
５の中央部分に形成される。このバックゲート領域１０
８もソース領域と同様にソース電極１０７に接続され
る。
【０００７】このようなパワーＭＯＳＦＥＴでは、ドレ
インとボディウェル間でブレークダウンが生じるとバッ
クゲート領域に大電流が流れる。そして、ボディウェル
１０６に形成された寄生抵抗１０９により、バックゲー
ト領域１０８とチャネル形成領域１１０の間に電位差が
生じる。このために、チャネル形成領域１１０をベース
とし、これと隣接するドレイン領域１０２、ソース領域
１０５をそれぞれコレクタ、エミッタとする寄生バイポ
ーラトランジスタが動作することになる。
インとボディウェル間でブレークダウンが生じるとバッ
クゲート領域に大電流が流れる。そして、ボディウェル
１０６に形成された寄生抵抗１０９により、バックゲー
ト領域１０８とチャネル形成領域１１０の間に電位差が
生じる。このために、チャネル形成領域１１０をベース
とし、これと隣接するドレイン領域１０２、ソース領域
１０５をそれぞれコレクタ、エミッタとする寄生バイポ
ーラトランジスタが動作することになる。
【０００８】そこで、このような寄生バイポーラトラン
ジスタの動作を防止するためには、ベースであるバック
ゲート領域１０８の電位をエミッタであるソース領域１
０５と同電位に抑えることが有効となる。
ジスタの動作を防止するためには、ベースであるバック
ゲート領域１０８の電位をエミッタであるソース領域１
０５と同電位に抑えることが有効となる。
【０００９】次に、第２の従来技術として特開平４−２
２５５６９号公報に開示されているものを図１０に基づ
いて説明する。ここで、図１０（ａ）は横型のパワーＭ
ＯＳＦＥＴの一部平面図である。図１０（ｂ）は、図１
０（ａ）に記したＩ−Ｊ方向に切断したＭＯＳＦＥＴの
断面図である。以下、この場合はＭＯＳＦＥＴの特徴の
みを概略説明する。ここで、同じ機能のものは図９と同
一符号で説明する。
２５５６９号公報に開示されているものを図１０に基づ
いて説明する。ここで、図１０（ａ）は横型のパワーＭ
ＯＳＦＥＴの一部平面図である。図１０（ｂ）は、図１
０（ａ）に記したＩ−Ｊ方向に切断したＭＯＳＦＥＴの
断面図である。以下、この場合はＭＯＳＦＥＴの特徴の
みを概略説明する。ここで、同じ機能のものは図９と同
一符号で説明する。
【００１０】この例では、バックゲート領域１０８ａ
が、並行するゲート電極１０４とゲート電極１０４ａの
直下のチャネル形成領域１１０にまで延在した構造を有
している。そして、バックゲート領域１０８ａはソース
領域１０５と共にソース電極１０７に接続され、チャネ
ル形成領域１１０を含むボディウエル１０６と同電位に
なるように形成されている。
が、並行するゲート電極１０４とゲート電極１０４ａの
直下のチャネル形成領域１１０にまで延在した構造を有
している。そして、バックゲート領域１０８ａはソース
領域１０５と共にソース電極１０７に接続され、チャネ
ル形成領域１１０を含むボディウエル１０６と同電位に
なるように形成されている。
【００１１】
【発明が解決しようとする課題】上記の従来技術は、ボ
ディウエル１０６あるいはチャネル形成領域１１０とソ
ース領域を同電位にすることによって寄生バイポーラト
ランジスタの動作を防止することを意図しているが、そ
れぞれ以下のような課題を有していた。
ディウエル１０６あるいはチャネル形成領域１１０とソ
ース領域を同電位にすることによって寄生バイポーラト
ランジスタの動作を防止することを意図しているが、そ
れぞれ以下のような課題を有していた。
【００１２】図９に示す第１の従来技術では、ソース領
域１０５の一部領域にバックゲート領域１０８が埋め込
まれているため、ソース領域１０５の直下の部分の拡散
層の抵抗が寄生ベース抵抗となり、寄生バイポーラトラ
ンジスタが動作し易くなる。この寄生バイポーラトラン
ジスタは本来的に熱暴走しやすく、特にコレクタ・エミ
ッタ間に高電圧を印加し接合をブレークダウンさせたと
きの破壊耐量が低いために問題となる。特に、パワーＭ
ＯＳＦＥＴが高集積化し微細化すると、ボディウエル１
０６も浅接合となり、ソース領域１０５の直下の部分の
拡散層の深さが浅くなり上記の寄生抵抗が増大し、上記
の問題がより顕著になってくる。
域１０５の一部領域にバックゲート領域１０８が埋め込
まれているため、ソース領域１０５の直下の部分の拡散
層の抵抗が寄生ベース抵抗となり、寄生バイポーラトラ
ンジスタが動作し易くなる。この寄生バイポーラトラン
ジスタは本来的に熱暴走しやすく、特にコレクタ・エミ
ッタ間に高電圧を印加し接合をブレークダウンさせたと
きの破壊耐量が低いために問題となる。特に、パワーＭ
ＯＳＦＥＴが高集積化し微細化すると、ボディウエル１
０６も浅接合となり、ソース領域１０５の直下の部分の
拡散層の深さが浅くなり上記の寄生抵抗が増大し、上記
の問題がより顕著になってくる。
【００１３】一方、第２の従来技術では、バックゲート
領域１０８ａの一部をゲート電極１０４直下の領域にま
で延ばすことにより上記寄生ベース抵抗を低減し寄生バ
イポーラトランジスタの動作を防止することができる。
ところがゲート電極１０４直下の領域はＦＥＴのチャネ
ル形成領域１１０であり、ソース領域１０５から放出さ
れたキャリアの通路にバックゲート領域１０８ａが割り
込むこととなる。このためチャネル抵抗が増加すると共
にオン抵抗の増加という問題が生じる。さらには、後の
アニール工程で熱処理を受けることにより、バックゲー
ト領域１０８ａがさらに横方向に広がることから、パワ
ーＭＯＳＦＥＴの動作において、このチャネル抵抗の増
加の問題はより深刻になる。
領域１０８ａの一部をゲート電極１０４直下の領域にま
で延ばすことにより上記寄生ベース抵抗を低減し寄生バ
イポーラトランジスタの動作を防止することができる。
ところがゲート電極１０４直下の領域はＦＥＴのチャネ
ル形成領域１１０であり、ソース領域１０５から放出さ
れたキャリアの通路にバックゲート領域１０８ａが割り
込むこととなる。このためチャネル抵抗が増加すると共
にオン抵抗の増加という問題が生じる。さらには、後の
アニール工程で熱処理を受けることにより、バックゲー
ト領域１０８ａがさらに横方向に広がることから、パワ
ーＭＯＳＦＥＴの動作において、このチャネル抵抗の増
加の問題はより深刻になる。
【００１４】本発明の目的は、チャネル抵抗あるいはオ
ン抵抗の増加を抑えつつ上記のような寄生バイポーラト
ランジスタの動作を防止し、破壊耐性に優れたパワーＭ
ＯＳＦＥＴを提供することにある。
ン抵抗の増加を抑えつつ上記のような寄生バイポーラト
ランジスタの動作を防止し、破壊耐性に優れたパワーＭ
ＯＳＦＥＴを提供することにある。
【００１５】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板と、前記半導体基板表面に形成
された一導電型のボディウェルと、前記ボディウェルの
周縁に沿い前記ボディウェルの周縁を跨ぎ互いに並行し
て半導体基板上に配設される第１のゲート電極および第
２のゲート電極とを有し、前記第１のゲート電極と第２
のゲート電極とではさまれた半導体基板表面の一部領域
に同導電型のバックゲート領域が形成され、前記第１の
ゲート電極と第２のゲート電極とではさまれた半導体基
板表面であって前記バックゲート領域を除いた領域に逆
導電型のソース領域が形成され、前記第１のゲート電極
あるいは第２のゲート電極を挟んで前記バックゲート領
域およびソース領域に対向する半導体基板表面に逆導電
型のドレイン領域が形成され、前記第１のゲート電極お
よび前記第２のゲート電極の直下の部分の前記ボディウ
ェル表面にそれぞれのチャネル領域が設けられる。
体装置では、半導体基板と、前記半導体基板表面に形成
された一導電型のボディウェルと、前記ボディウェルの
周縁に沿い前記ボディウェルの周縁を跨ぎ互いに並行し
て半導体基板上に配設される第１のゲート電極および第
２のゲート電極とを有し、前記第１のゲート電極と第２
のゲート電極とではさまれた半導体基板表面の一部領域
に同導電型のバックゲート領域が形成され、前記第１の
ゲート電極と第２のゲート電極とではさまれた半導体基
板表面であって前記バックゲート領域を除いた領域に逆
導電型のソース領域が形成され、前記第１のゲート電極
あるいは第２のゲート電極を挟んで前記バックゲート領
域およびソース領域に対向する半導体基板表面に逆導電
型のドレイン領域が形成され、前記第１のゲート電極お
よび前記第２のゲート電極の直下の部分の前記ボディウ
ェル表面にそれぞれのチャネル領域が設けられる。
【００１６】あるいは、本発明の半導体装置では、半導
体基板と、前記半導体基板表面に形成された一導電型の
ボディウェルと、前記ボディウェルの周縁に沿い前記ボ
ディウェルの周縁を跨ぎ互いに並行して半導体基板上に
配設される第１のゲート電極および第２のゲート電極と
を有し、前記第１のゲート電極と第２のゲート電極とで
はさまれた半導体基板表面の一部領域に同導電型のバッ
クゲート領域が形成され、前記第１のゲート電極と第２
のゲート電極とではさまれた半導体基板表面であって前
記バックゲート領域を除いた領域に逆導電型のソース領
域が形成され、前記前記半導体基板の裏面に逆導電型の
ドレイン領域が形成され、前記第１のゲート電極および
第２のゲート電極の直下の部分の前記ボディウェル表面
にそれぞれのチャネル領域が設けられる。
体基板と、前記半導体基板表面に形成された一導電型の
ボディウェルと、前記ボディウェルの周縁に沿い前記ボ
ディウェルの周縁を跨ぎ互いに並行して半導体基板上に
配設される第１のゲート電極および第２のゲート電極と
を有し、前記第１のゲート電極と第２のゲート電極とで
はさまれた半導体基板表面の一部領域に同導電型のバッ
クゲート領域が形成され、前記第１のゲート電極と第２
のゲート電極とではさまれた半導体基板表面であって前
記バックゲート領域を除いた領域に逆導電型のソース領
域が形成され、前記前記半導体基板の裏面に逆導電型の
ドレイン領域が形成され、前記第１のゲート電極および
第２のゲート電極の直下の部分の前記ボディウェル表面
にそれぞれのチャネル領域が設けられる。
【００１７】そして、上記のバックゲート領域が、前記
第１のゲート電極の直下の部分あるいは第２のゲート電
極の直下の部分のうちの一方の部分で前記ボディウェル
に接する構造となっている。
第１のゲート電極の直下の部分あるいは第２のゲート電
極の直下の部分のうちの一方の部分で前記ボディウェル
に接する構造となっている。
【００１８】または、前記第１のゲート電極の直下の部
分あるいは第２のゲート電極の直下の部分において、前
記チャネル領域とバックゲート領域の表面との間にソー
ス領域が存在する構造となっている。
分あるいは第２のゲート電極の直下の部分において、前
記チャネル領域とバックゲート領域の表面との間にソー
ス領域が存在する構造となっている。
【００１９】ここで、前記バックゲート領域の底面が前
記ボディウェルに接して形成されている。あるいは、前
記バックゲート領域は、前記第１のゲート電極あるいは
第２のゲート電極のチャネル幅方向に沿い一定のピッチ
で配置されている。そして、前記第１のゲート電極に沿
い配置されたバックゲート領域と前記第２のゲート電極
に沿い配置されたバックゲート領域とは、ゲート電極の
チャネル長方向に対して同一線上にないように形成され
ている。また、前記バックゲート領域と前記ソース領域
とは配線で接続されている。
記ボディウェルに接して形成されている。あるいは、前
記バックゲート領域は、前記第１のゲート電極あるいは
第２のゲート電極のチャネル幅方向に沿い一定のピッチ
で配置されている。そして、前記第１のゲート電極に沿
い配置されたバックゲート領域と前記第２のゲート電極
に沿い配置されたバックゲート領域とは、ゲート電極の
チャネル長方向に対して同一線上にないように形成され
ている。また、前記バックゲート領域と前記ソース領域
とは配線で接続されている。
【００２０】本発明の半導体装置の製造方法は、パワー
ＭＯＳＦＥＴの形成において、半導体基板表面に一導電
型のボディウェルを形成した後、前記ボディウェルの周
縁に沿い且つ前記周縁を跨いで互いに並行する第１のゲ
ート電極と第２のゲート電極を形成する工程と、前記第
１および前記第２のゲート電極をマスクの一部としてイ
オン注入を行い、前記第１と第２のゲート電極ではさま
れる半導体基板表面に逆導電型のソース領域を形成する
工程と、前記第１および第２のゲート電極のうち一方の
ゲート電極をマスクの一部としてイオン注入を行い、前
記第１と第２のゲート電極ではさまれる半導体基板表面
の所定の領域に同導電型のバックゲート領域を形成する
工程とを含む。あるいは、本発明の半導体装置の製造方
法は、パワーＭＯＳＦＥＴの形成において、半導体基板
表面に一導電型のボディウェルを形成した後、前記ボデ
ィウェルの周縁に沿い且つ前記周縁を跨いで互いに並行
する第１のゲート電極と第２のゲート電極を形成する工
程と、前記第１および第２のゲート電極をマスクの一部
としてイオン注入を行い、前記第１と第２のゲート電極
ではさまれる半導体基板表面に逆導電型のソース領域を
形成する工程と、その後、前記第１および第２のゲート
電極の側壁部にサイドウォール絶縁膜を形成する工程
と、前記第１および第２のゲート電極のうち一方のゲー
ト電極のサイドウォール絶縁膜をマスクの一部としてイ
オン注入を行い、前記第１と第２のゲート電極ではさま
れる半導体基板表面の所定の領域に同導電型のバックゲ
ート領域を形成する工程とを含む。
ＭＯＳＦＥＴの形成において、半導体基板表面に一導電
型のボディウェルを形成した後、前記ボディウェルの周
縁に沿い且つ前記周縁を跨いで互いに並行する第１のゲ
ート電極と第２のゲート電極を形成する工程と、前記第
１および前記第２のゲート電極をマスクの一部としてイ
オン注入を行い、前記第１と第２のゲート電極ではさま
れる半導体基板表面に逆導電型のソース領域を形成する
工程と、前記第１および第２のゲート電極のうち一方の
ゲート電極をマスクの一部としてイオン注入を行い、前
記第１と第２のゲート電極ではさまれる半導体基板表面
の所定の領域に同導電型のバックゲート領域を形成する
工程とを含む。あるいは、本発明の半導体装置の製造方
法は、パワーＭＯＳＦＥＴの形成において、半導体基板
表面に一導電型のボディウェルを形成した後、前記ボデ
ィウェルの周縁に沿い且つ前記周縁を跨いで互いに並行
する第１のゲート電極と第２のゲート電極を形成する工
程と、前記第１および第２のゲート電極をマスクの一部
としてイオン注入を行い、前記第１と第２のゲート電極
ではさまれる半導体基板表面に逆導電型のソース領域を
形成する工程と、その後、前記第１および第２のゲート
電極の側壁部にサイドウォール絶縁膜を形成する工程
と、前記第１および第２のゲート電極のうち一方のゲー
ト電極のサイドウォール絶縁膜をマスクの一部としてイ
オン注入を行い、前記第１と第２のゲート電極ではさま
れる半導体基板表面の所定の領域に同導電型のバックゲ
ート領域を形成する工程とを含む。
【００２１】このように本発明では、パワーＭＯＳＦＥ
Ｔのバックゲート領域は、チャネルが形成されるゲート
電極の直下の部分あるいはバックゲート領域の底面でボ
ディウェルと接するように形成される。このために、チ
ャネル領域とバックゲート領域間の寄生抵抗が大幅に低
減し、寄生バイポーラトランジスタの動作が防止され
る。
Ｔのバックゲート領域は、チャネルが形成されるゲート
電極の直下の部分あるいはバックゲート領域の底面でボ
ディウェルと接するように形成される。このために、チ
ャネル領域とバックゲート領域間の寄生抵抗が大幅に低
減し、寄生バイポーラトランジスタの動作が防止され
る。
【００２２】また、本発明では、並行する第１のゲート
電極と第２のゲート電極とではさまれる半導体基板表面
にパワーＭＯＳＦＥＴのソース領域が形成され、上記第
１および第２のゲート電極とではさまれる半導体基板表
面であって上記第１のゲート電極の直下の部分あるいは
第２のゲート電極の直下の部分のうちの一方の部分で前
記ボディウェルに上記バックゲート領域が接する構造と
なっている。このために、チャネル領域のチャネル抵抗
あるいはオン抵抗の増加が容易に抑えられるようにな
る。このようにして本発明の目的が簡便な手法で容易に
達成される。
電極と第２のゲート電極とではさまれる半導体基板表面
にパワーＭＯＳＦＥＴのソース領域が形成され、上記第
１および第２のゲート電極とではさまれる半導体基板表
面であって上記第１のゲート電極の直下の部分あるいは
第２のゲート電極の直下の部分のうちの一方の部分で前
記ボディウェルに上記バックゲート領域が接する構造と
なっている。このために、チャネル領域のチャネル抵抗
あるいはオン抵抗の増加が容易に抑えられるようにな
る。このようにして本発明の目的が簡便な手法で容易に
達成される。
【００２３】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。ここで、図１
（ａ）と図１（ｂ）は本発明のパワーＭＯＳＦＥＴの一
部平面図である。そして、図２と図３は、それぞれ、図
１に記したＡ−Ｂ方向、Ｃ−Ｄ方向に切断したＭＯＳＦ
ＥＴの断面図である。以下、ＭＯＳＦＥＴの要部を説明
する。
を図１乃至図３に基づいて説明する。ここで、図１
（ａ）と図１（ｂ）は本発明のパワーＭＯＳＦＥＴの一
部平面図である。そして、図２と図３は、それぞれ、図
１に記したＡ−Ｂ方向、Ｃ−Ｄ方向に切断したＭＯＳＦ
ＥＴの断面図である。以下、ＭＯＳＦＥＴの要部を説明
する。
【００２４】図１に記したＡ−Ｂ方向の断面図は、第１
の従来技術の場合と同様である。すなわち、図１と図２
に示すように、基板１表面にＮ導電型のドレインウェル
２，２ａが形成され、その内に同導電型で高濃度の不純
物を有するドレイン領域３，３ａが形成され、ドレイン
コンタクト孔を通してドレイン電極４，４ａに接続され
ている。そして、ゲート電極５，５ａを挟んでＮ導電型
のソース領域６がＰ導電型のボディウェル７上部に形成
される。このソース領域６はソース側コンタクト孔８を
通してソース電極９に接続される。このようにして、ソ
ース領域６と２つのドレインウェル２，２ａ間にチャネ
ル形成領域１０，１０ａが形成されている。
の従来技術の場合と同様である。すなわち、図１と図２
に示すように、基板１表面にＮ導電型のドレインウェル
２，２ａが形成され、その内に同導電型で高濃度の不純
物を有するドレイン領域３，３ａが形成され、ドレイン
コンタクト孔を通してドレイン電極４，４ａに接続され
ている。そして、ゲート電極５，５ａを挟んでＮ導電型
のソース領域６がＰ導電型のボディウェル７上部に形成
される。このソース領域６はソース側コンタクト孔８を
通してソース電極９に接続される。このようにして、ソ
ース領域６と２つのドレインウェル２，２ａ間にチャネ
ル形成領域１０，１０ａが形成されている。
【００２５】そして、図１に記したＣ−Ｄ方向の断面図
では、上記の従来技術と異なる構造になっている。図１
あるいは図３に示すように、Ｐ導電型のバックゲート領
域１１が形成される。図１では、明確にするためにバッ
クゲート領域１１，１１ａには斜線が施されている。す
なわち、所定の平面形状のバックゲート領域１１が、ゲ
ート電極５の端部に隣接し、しかもチャネル形成領域１
０と隣接して形成される。ここで、バックゲート領域１
１は、ゲート電極５直下の領域を含むように形成されて
もよいし、あるいは、実質的に含まないように形成され
てもよい。しかし、このバックゲート領域１１は、ゲー
ト電極５ａの端部に隣接しては形成されない。バックゲ
ート領域１１とチャネル形成領域１０ａの間にはソース
領域６が設けられる。そして、このバックゲート領域１
１は、図１（ａ）に示すように、ソース側コンタクト孔
１２を通してソース電極９に接続され、ボディウェル７
がソース電位に固定されるようになる。
では、上記の従来技術と異なる構造になっている。図１
あるいは図３に示すように、Ｐ導電型のバックゲート領
域１１が形成される。図１では、明確にするためにバッ
クゲート領域１１，１１ａには斜線が施されている。す
なわち、所定の平面形状のバックゲート領域１１が、ゲ
ート電極５の端部に隣接し、しかもチャネル形成領域１
０と隣接して形成される。ここで、バックゲート領域１
１は、ゲート電極５直下の領域を含むように形成されて
もよいし、あるいは、実質的に含まないように形成され
てもよい。しかし、このバックゲート領域１１は、ゲー
ト電極５ａの端部に隣接しては形成されない。バックゲ
ート領域１１とチャネル形成領域１０ａの間にはソース
領域６が設けられる。そして、このバックゲート領域１
１は、図１（ａ）に示すように、ソース側コンタクト孔
１２を通してソース電極９に接続され、ボディウェル７
がソース電位に固定されるようになる。
【００２６】同様に、図１に示すように、ソース領域６
を挟んで並行するゲート電極５ａの端部に隣接するよう
にバックゲート領域１１ａが形成される。このバックゲ
ート領域１１ａの断面構造は、上記のバックゲート領域
１１と同じである。ここで、図１（ａ）と図１（ｂ）の
違いは、上述したようなバックゲート領域１１及び１１
ａの配列ピッチであり、ソース側コンタクト孔１２ａが
ソース領域６とバックゲート領域１１，１１ａとに共通
に形成されている点である。
を挟んで並行するゲート電極５ａの端部に隣接するよう
にバックゲート領域１１ａが形成される。このバックゲ
ート領域１１ａの断面構造は、上記のバックゲート領域
１１と同じである。ここで、図１（ａ）と図１（ｂ）の
違いは、上述したようなバックゲート領域１１及び１１
ａの配列ピッチであり、ソース側コンタクト孔１２ａが
ソース領域６とバックゲート領域１１，１１ａとに共通
に形成されている点である。
【００２７】図３で示すように、本発明ではバックゲー
ト領域１１がゲート電極５直下のチャネル形成領域１０
に隣接して形成されている。そして、通常接地電位に固
定されたソース電極９に接続されている。このために、
従来技術で説明したような寄生抵抗が大幅に低減する。
そして、上述したような寄生バイポーラトランジスタの
動作が抑制され、パワーＭＯＳＦＥＴの破壊耐性が大幅
に向上する。
ト領域１１がゲート電極５直下のチャネル形成領域１０
に隣接して形成されている。そして、通常接地電位に固
定されたソース電極９に接続されている。このために、
従来技術で説明したような寄生抵抗が大幅に低減する。
そして、上述したような寄生バイポーラトランジスタの
動作が抑制され、パワーＭＯＳＦＥＴの破壊耐性が大幅
に向上する。
【００２８】また、本発明では、第２の従来技術のとこ
ろで説明したチャネル抵抗およびオン抵抗の増加の問題
を容易に解決できるようになる。これについて、図４と
図５を参照して説明する。ここで、図４と図５は、上記
の実施の形態で説明したパワーＭＯＳＦＥＴの一部を取
り出した平面図であり、電流の流れについて示す。
ろで説明したチャネル抵抗およびオン抵抗の増加の問題
を容易に解決できるようになる。これについて、図４と
図５を参照して説明する。ここで、図４と図５は、上記
の実施の形態で説明したパワーＭＯＳＦＥＴの一部を取
り出した平面図であり、電流の流れについて示す。
【００２９】図４に示すように、並行する１対のゲート
電極５と５ａ、これらのゲート電極で挟まれたソース領
域６、ドレイン領域３が所定のピッチで配設されてい
る。ここで、バックゲート領域１１はゲート電極５パタ
ーンの端部にのみ接して形成され、バックゲート領域１
１ａはゲート電極５ａパターンの端部にのみ接して形成
されている。
電極５と５ａ、これらのゲート電極で挟まれたソース領
域６、ドレイン領域３が所定のピッチで配設されてい
る。ここで、バックゲート領域１１はゲート電極５パタ
ーンの端部にのみ接して形成され、バックゲート領域１
１ａはゲート電極５ａパターンの端部にのみ接して形成
されている。
【００３０】パワーＭＯＳＦＥＴが動作すると、ドレイ
ン電流１４は、図２で説明したドレイン電極４から、図
４に示すようにドレイン側コンタクト孔１３を通り、ド
レイン領域３からゲート電極５，５ａ直下のチャネル形
成領域を通りソース領域６へと流れこむ。この場合に、
ゲート電極５パターンの端部に接して形成されたバック
ゲート領域１１では、図４に示しているように、ドレイ
ン電流は電流角度１５を有し電流経路がその分だけ長く
なる。そして、この領域での電流量が減少するようにな
る。
ン電流１４は、図２で説明したドレイン電極４から、図
４に示すようにドレイン側コンタクト孔１３を通り、ド
レイン領域３からゲート電極５，５ａ直下のチャネル形
成領域を通りソース領域６へと流れこむ。この場合に、
ゲート電極５パターンの端部に接して形成されたバック
ゲート領域１１では、図４に示しているように、ドレイ
ン電流は電流角度１５を有し電流経路がその分だけ長く
なる。そして、この領域での電流量が減少するようにな
る。
【００３１】そこで、ドレイン電流能力を見積もる。チ
ャネル幅をＷ、ゲート電極５，５ａのチャネル方向の横
寸法をＬ、電流角度１５をθ、バックゲート領域幅１６
をｂ、バックゲート領域１１のチャネル幅方向のピッチ
寸法をｐとすると、実効チャネル幅ｗ＝Ｗ−Ｗ×（ｂ−
２Ｌ・ｔａｎθ）／ｐとなる。この実効チャネル幅ｗが
大きいほどドレイン電流能力が増大する。このことか
ら、ｂ／ｐが小さくなるほどドレイン電流の増大するこ
とが判る。
ャネル幅をＷ、ゲート電極５，５ａのチャネル方向の横
寸法をＬ、電流角度１５をθ、バックゲート領域幅１６
をｂ、バックゲート領域１１のチャネル幅方向のピッチ
寸法をｐとすると、実効チャネル幅ｗ＝Ｗ−Ｗ×（ｂ−
２Ｌ・ｔａｎθ）／ｐとなる。この実効チャネル幅ｗが
大きいほどドレイン電流能力が増大する。このことか
ら、ｂ／ｐが小さくなるほどドレイン電流の増大するこ
とが判る。
【００３２】ここで、比較のために上述した第２の従来
技術を図４に当てはめてみると、この場合にはバックゲ
ート領域１１あるいは１１ａは、並行するゲート電極５
と５ａの両方の直下のチャネル形成領域に延在して形成
されることになるために、ピッチ寸法が本発明の１／２
になり、さらには、電流角度θが大きくなる。このよう
に、本発明では、ドレイン電流能力が上述の従来技術の
場合より大幅に向上するようになることが判る。
技術を図４に当てはめてみると、この場合にはバックゲ
ート領域１１あるいは１１ａは、並行するゲート電極５
と５ａの両方の直下のチャネル形成領域に延在して形成
されることになるために、ピッチ寸法が本発明の１／２
になり、さらには、電流角度θが大きくなる。このよう
に、本発明では、ドレイン電流能力が上述の従来技術の
場合より大幅に向上するようになることが判る。
【００３３】次に図５の場合を説明する。図５に示すよ
うに、並行する１対のゲート電極５と５ａ、これらのゲ
ート電極で挟まれたソース領域６がドレイン領域３を中
心として折り返されて形成される。そして、この場合
も、バックゲート領域１１はゲート電極５パターンの端
部にのみ接して形成され、バックゲート領域１１ａはゲ
ート電極５ａパターンの端部にのみ接して形成されてい
る。しかし、この場合、図５に示すようにドレイン側コ
ンタクト孔１３ａが短冊形状に形成され、ドレイン領域
３のうち、ゲート電極５を挟んでバックゲート領域１１
に対向する領域にはドレイン側コンタクト孔１３ａが形
成されない。このために、バックゲート領域１１に向か
って流れるドレイン電流１４はもともと少なくなる。
うに、並行する１対のゲート電極５と５ａ、これらのゲ
ート電極で挟まれたソース領域６がドレイン領域３を中
心として折り返されて形成される。そして、この場合
も、バックゲート領域１１はゲート電極５パターンの端
部にのみ接して形成され、バックゲート領域１１ａはゲ
ート電極５ａパターンの端部にのみ接して形成されてい
る。しかし、この場合、図５に示すようにドレイン側コ
ンタクト孔１３ａが短冊形状に形成され、ドレイン領域
３のうち、ゲート電極５を挟んでバックゲート領域１１
に対向する領域にはドレイン側コンタクト孔１３ａが形
成されない。このために、バックゲート領域１１に向か
って流れるドレイン電流１４はもともと少なくなる。
【００３４】次に、本発明の第２の実施の形態を図６乃
至図８に基づいて説明する。ここで、図６と図７は、そ
れぞれ、図１に記したＡ−Ｂ方向、Ｃ−Ｄ方向に切断し
たＭＯＳＦＥＴの断面図である。そして、図８は、図７
に示す断面構造の製造工程順の断面図である。以下、パ
ワーＭＯＳＦＥＴの構造についてはその要部を説明す
る。ここで、第１の実施の形態と同じものは同一符号で
示される。
至図８に基づいて説明する。ここで、図６と図７は、そ
れぞれ、図１に記したＡ−Ｂ方向、Ｃ−Ｄ方向に切断し
たＭＯＳＦＥＴの断面図である。そして、図８は、図７
に示す断面構造の製造工程順の断面図である。以下、パ
ワーＭＯＳＦＥＴの構造についてはその要部を説明す
る。ここで、第１の実施の形態と同じものは同一符号で
示される。
【００３５】図１に記したＡ−Ｂ方向の断面図では、図
６に示すように、第１の実施の形態で説明したように、
Ｎ導電型のドレインウェル２，２ａが形成され、その内
に同導電型で高濃度の不純物を有するドレイン領域３，
３ａが形成され、ドレインコンタクト孔を通してドレイ
ン電極４，４ａに接続されている。そして、ゲート電極
５，５ａを挟んでＮ導電型のソース領域６がＰ導電型の
ボディウェル７上部に形成される。ここで、ゲート電極
５，５ａの側壁には比較的に膜厚の厚いサイドウォール
絶縁膜１７が設けられる。この理由については後で詳述
する。このようにして、ソース領域６と２つのドレイン
ウェル２，２ａ間にチャネル形成領域１０，１０ａが形
成されている。
６に示すように、第１の実施の形態で説明したように、
Ｎ導電型のドレインウェル２，２ａが形成され、その内
に同導電型で高濃度の不純物を有するドレイン領域３，
３ａが形成され、ドレインコンタクト孔を通してドレイ
ン電極４，４ａに接続されている。そして、ゲート電極
５，５ａを挟んでＮ導電型のソース領域６がＰ導電型の
ボディウェル７上部に形成される。ここで、ゲート電極
５，５ａの側壁には比較的に膜厚の厚いサイドウォール
絶縁膜１７が設けられる。この理由については後で詳述
する。このようにして、ソース領域６と２つのドレイン
ウェル２，２ａ間にチャネル形成領域１０，１０ａが形
成されている。
【００３６】そして、図１に記したＣ−Ｄ方向の断面図
では、第１の実施の形態の場合と異なる構造になってい
る。図７に示すようにして、Ｐ導電型のバックゲート領
域１１が形成される。すなわち、ゲート電極５直下の端
部に隣接してソース領域の一部１８がチャネル形成領域
１０と隣接して形成される。そして、バックゲート領域
１１が上記ソース領域の一部１８に接し、ゲート電極５
の側壁に形成されたサイドウォール絶縁膜１７端部に隣
接して形成される。しかも、このバックゲート領域１１
は、ゲート電極５ａの端部には隣接して形成されない。
バックゲート領域１１とチャネル形成領域１０ａの間に
はソース領域６が設けられている。他は、第１の実施の
形態で説明したのと同じとなる。
では、第１の実施の形態の場合と異なる構造になってい
る。図７に示すようにして、Ｐ導電型のバックゲート領
域１１が形成される。すなわち、ゲート電極５直下の端
部に隣接してソース領域の一部１８がチャネル形成領域
１０と隣接して形成される。そして、バックゲート領域
１１が上記ソース領域の一部１８に接し、ゲート電極５
の側壁に形成されたサイドウォール絶縁膜１７端部に隣
接して形成される。しかも、このバックゲート領域１１
は、ゲート電極５ａの端部には隣接して形成されない。
バックゲート領域１１とチャネル形成領域１０ａの間に
はソース領域６が設けられている。他は、第１の実施の
形態で説明したのと同じとなる。
【００３７】第２の実施の形態の特徴は、図７で説明し
たようにゲート電極５直下の領域にソース領域の一部１
８とバックゲート領域１１とが接して形成されるところ
にある。このような構造にすることで、パワーＭＯＳＦ
ＥＴのチャネル抵抗およびオン抵抗が第１の実施の形態
の場合より低減するようになる。
たようにゲート電極５直下の領域にソース領域の一部１
８とバックゲート領域１１とが接して形成されるところ
にある。このような構造にすることで、パワーＭＯＳＦ
ＥＴのチャネル抵抗およびオン抵抗が第１の実施の形態
の場合より低減するようになる。
【００３８】次に、本発明の製造方法について図８に基
づいて説明する。
づいて説明する。
【００３９】図８（ａ）に示すように、Ｎ導電型の基板
１表面の所定の領域に公知の方法で素子分離絶縁膜１９
を形成する。フォトレジストをマスクとしてイオン注入
を行い、Ｎ導電型で低濃度のドレインウエル２，２ａと
Ｐ導電型のボディウエル７とを形成する。不純物の注入
ドーズ量はドレインウエル２，２ａについては１０9ｃ
ｍ-2程度、ボディウエル７については１０11ｃｍ-2程度
とする。これらの領域は互いに交わらないように形成す
ることが好ましいが、濃度が安定する限り若干交わって
いても良い。
１表面の所定の領域に公知の方法で素子分離絶縁膜１９
を形成する。フォトレジストをマスクとしてイオン注入
を行い、Ｎ導電型で低濃度のドレインウエル２，２ａと
Ｐ導電型のボディウエル７とを形成する。不純物の注入
ドーズ量はドレインウエル２，２ａについては１０9ｃ
ｍ-2程度、ボディウエル７については１０11ｃｍ-2程度
とする。これらの領域は互いに交わらないように形成す
ることが好ましいが、濃度が安定する限り若干交わって
いても良い。
【００４０】次に、図８（ｂ）に示すように熱酸化によ
りゲート酸化膜２０を形成した後、リン不純物を含有す
る多結晶シリコン膜を化学気相成長（ＣＶＤ）法で堆積
する。そして、チャンネル形成領域１０，１０ａとなる
部分の上にゲート電極５，５ａが残るように上記多結晶
シリコン膜をプラズマエッチングする。すなわち、ボデ
ィウエル７の周縁に沿いそして周縁を跨ぐようにゲート
電極５，５ａを形成する。次に、全面にリン不純物ある
いはヒ素不純物をイオン注入する。ここで、不純物のド
ーズ量は１０15ｃｍ-2程度である。そして熱処理を施
す。このようにして、ゲート電極５，５ａのパターンに
対し自己整合（セルフアライン）に、ドレインウエル
２，２ａ表面にドレイン領域３，３ａをそしてボディウ
エル７表面にソース領域６を形成させる。なお、この場
合に、ゲート電極５，５ａの側壁に薄い酸化膜を形成し
てから上記リン等のイオン注入を行ってもよい。
りゲート酸化膜２０を形成した後、リン不純物を含有す
る多結晶シリコン膜を化学気相成長（ＣＶＤ）法で堆積
する。そして、チャンネル形成領域１０，１０ａとなる
部分の上にゲート電極５，５ａが残るように上記多結晶
シリコン膜をプラズマエッチングする。すなわち、ボデ
ィウエル７の周縁に沿いそして周縁を跨ぐようにゲート
電極５，５ａを形成する。次に、全面にリン不純物ある
いはヒ素不純物をイオン注入する。ここで、不純物のド
ーズ量は１０15ｃｍ-2程度である。そして熱処理を施
す。このようにして、ゲート電極５，５ａのパターンに
対し自己整合（セルフアライン）に、ドレインウエル
２，２ａ表面にドレイン領域３，３ａをそしてボディウ
エル７表面にソース領域６を形成させる。なお、この場
合に、ゲート電極５，５ａの側壁に薄い酸化膜を形成し
てから上記リン等のイオン注入を行ってもよい。
【００４１】次に、公知の技術である、全面へのシリコ
ン酸化膜の堆積とそのエッチバックとでゲート電極５，
５ａの側壁部に比較的に膜厚の厚いサイドウォール絶縁
膜１７を形成する。
ン酸化膜の堆積とそのエッチバックとでゲート電極５，
５ａの側壁部に比較的に膜厚の厚いサイドウォール絶縁
膜１７を形成する。
【００４２】次に、図８（ｃ）に示すように、フォトレ
ジストでマスクしてボロンイオン注入２１を行う。ここ
で、ゲート電極５，５ａおよびサイドウォール絶縁膜１
７もマスクとして機能し、ボロンイオン２１はサイドウ
ォール絶縁膜１７のパターンに自己整合して注入される
ことになる。ここで、不純物のドーズ量は５×１０15ｃ
ｍ-2程度とする。そして、熱処理を施す。このようにし
て、図８（ｃ）に示すように、ソース領域の一部１８に
接してバックゲート領域１１が形成されるようになる。
ここで、バックゲート電極１１はゲート電極５ａパター
ンの端部から離間して形成されこの間にソース領域６が
介在するようになる。また、バックゲート領域１１の深
さはソース領域６の深さより深くなるように形成され
る。このようにして、バックゲート領域１１の底面がボ
ディウエル７に接続される。
ジストでマスクしてボロンイオン注入２１を行う。ここ
で、ゲート電極５，５ａおよびサイドウォール絶縁膜１
７もマスクとして機能し、ボロンイオン２１はサイドウ
ォール絶縁膜１７のパターンに自己整合して注入される
ことになる。ここで、不純物のドーズ量は５×１０15ｃ
ｍ-2程度とする。そして、熱処理を施す。このようにし
て、図８（ｃ）に示すように、ソース領域の一部１８に
接してバックゲート領域１１が形成されるようになる。
ここで、バックゲート電極１１はゲート電極５ａパター
ンの端部から離間して形成されこの間にソース領域６が
介在するようになる。また、バックゲート領域１１の深
さはソース領域６の深さより深くなるように形成され
る。このようにして、バックゲート領域１１の底面がボ
ディウエル７に接続される。
【００４３】最後に、ドレイン領域３，３ａをドレイン
側コンタクト孔１３を通してそれぞれドレイン電極４，
４ａに接続し、バックゲート領域１１をソース側コンタ
クト孔８を通してソース電極９に接続する。なお、この
ソース電極９は別の領域でソース領域６あるいはソース
領域の一部１８に接続される。
側コンタクト孔１３を通してそれぞれドレイン電極４，
４ａに接続し、バックゲート領域１１をソース側コンタ
クト孔８を通してソース電極９に接続する。なお、この
ソース電極９は別の領域でソース領域６あるいはソース
領域の一部１８に接続される。
【００４４】本発明の方法によれば、ソース領域６ある
いはソース領域の一部１８をゲート電極５，５ａに自己
整合するように、また、バックゲート領域１１をサイド
ウォール絶縁膜１７に自己整合するように形成する。こ
のために、バックゲート領域１１とソース領域に一部１
８との位置関係が高精度になるように制御できる。ま
た、パワーＭＯＳＦＥＴのチャネル抵抗およびオン抵抗
が非常に低減する。
いはソース領域の一部１８をゲート電極５，５ａに自己
整合するように、また、バックゲート領域１１をサイド
ウォール絶縁膜１７に自己整合するように形成する。こ
のために、バックゲート領域１１とソース領域に一部１
８との位置関係が高精度になるように制御できる。ま
た、パワーＭＯＳＦＥＴのチャネル抵抗およびオン抵抗
が非常に低減する。
【００４５】以上の実施の形態では、パワーＭＯＳＦＥ
Ｔが横型の構造の場合について示されている。本発明は
このような横型のものに限定されることなく、よく知ら
れた縦型のパワーＭＯＳＦＥＴにも同様に適用できるこ
とに言及しておく。この場合には、ドレイン領域は基板
の裏面側に設けられる。そして、実施の形態で説明した
ようなバックゲート領域１１あるいは１１ａ、ソース領
域６あるいはソース領域の一部１８がゲート電極５，５
ａの両脇に形成される。
Ｔが横型の構造の場合について示されている。本発明は
このような横型のものに限定されることなく、よく知ら
れた縦型のパワーＭＯＳＦＥＴにも同様に適用できるこ
とに言及しておく。この場合には、ドレイン領域は基板
の裏面側に設けられる。そして、実施の形態で説明した
ようなバックゲート領域１１あるいは１１ａ、ソース領
域６あるいはソース領域の一部１８がゲート電極５，５
ａの両脇に形成される。
【００４６】また、上記の実施の形態ではＮチャネル型
のＭＯＳＦＥＴについて説明したが、本発明はＰチャネ
ル型のＭＯＳＦＥＴにも同様に適用できる。この場合に
は、全ての導電型が逆になるように形成すればよい。
のＭＯＳＦＥＴについて説明したが、本発明はＰチャネ
ル型のＭＯＳＦＥＴにも同様に適用できる。この場合に
は、全ての導電型が逆になるように形成すればよい。
【００４７】
【発明の効果】本発明のパワーＭＯＳＦＥとでは、半導
体基板表面に一導電型のボディウェルが形成され、上記
ボディウェルの周縁に沿い且つ周縁を跨ぎ互いに並行す
る第１のゲート電極および第２のゲート電極が形成さ
れ、上記第１のゲート電極と第２のゲート電極とではさ
まれた半導体基板表面の一部領域に同導電型のバックゲ
ート領域が形成され、上記第１のゲート電極と第２のゲ
ート電極とではさまれた半導体基板表面であってバック
ゲート領域を除いた領域に逆導電型のソース領域が形成
され、上記第１のゲート電極あるいは第２のゲート電極
を挟んで前記バックゲート領域およびソース領域に対向
する半導体基板表面、あるいは、半導体基板の裏面に逆
導電型のドレイン領域が形成される。そして、上記第１
のゲート電極および前記第２のゲート電極の直下の部分
の上記ボディウェル表面にそれぞれのチャネル領域が設
けられ、上記バックゲート領域は、上記第１のゲート電
極の直下の部分および第２のゲート電極の直下の部分の
うちの一方の部分、あるいは、バックゲート領域の底面
で上記ボディウェル接するように形成される。
体基板表面に一導電型のボディウェルが形成され、上記
ボディウェルの周縁に沿い且つ周縁を跨ぎ互いに並行す
る第１のゲート電極および第２のゲート電極が形成さ
れ、上記第１のゲート電極と第２のゲート電極とではさ
まれた半導体基板表面の一部領域に同導電型のバックゲ
ート領域が形成され、上記第１のゲート電極と第２のゲ
ート電極とではさまれた半導体基板表面であってバック
ゲート領域を除いた領域に逆導電型のソース領域が形成
され、上記第１のゲート電極あるいは第２のゲート電極
を挟んで前記バックゲート領域およびソース領域に対向
する半導体基板表面、あるいは、半導体基板の裏面に逆
導電型のドレイン領域が形成される。そして、上記第１
のゲート電極および前記第２のゲート電極の直下の部分
の上記ボディウェル表面にそれぞれのチャネル領域が設
けられ、上記バックゲート領域は、上記第１のゲート電
極の直下の部分および第２のゲート電極の直下の部分の
うちの一方の部分、あるいは、バックゲート領域の底面
で上記ボディウェル接するように形成される。
【００４８】このために、チャネル領域とバックゲート
領域間の寄生抵抗が大幅に低減し、寄生バイポーラトラ
ンジスタの動作が防止される。また、同時にチャネル領
域のチャネル抵抗あるいはオン抵抗の増加が容易に抑え
られるようになる。
領域間の寄生抵抗が大幅に低減し、寄生バイポーラトラ
ンジスタの動作が防止される。また、同時にチャネル領
域のチャネル抵抗あるいはオン抵抗の増加が容易に抑え
られるようになる。
【００４９】このようにして、パワーＭＯＳＦＥＴの高
密度化あるいは高機能化が促進されるようになる。
密度化あるいは高機能化が促進されるようになる。
【図１】本発明の第１の実施の形態を説明するための半
導体装置の一部平面図である。
導体装置の一部平面図である。
【図２】上記半導体装置の一断面図である。
【図３】上記半導体装置の一断面図である。
【図４】本発明の効果を説明するためのパワーＭＯＳＦ
ＥＴのドレイン電流を示す平面図である。
ＥＴのドレイン電流を示す平面図である。
【図５】本発明の効果を説明するためのパワーＭＯＳＦ
ＥＴのドレイン電流を示す別の平面図である。
ＥＴのドレイン電流を示す別の平面図である。
【図６】本発明の第２の実施の形態を説明するための半
導体装置の一断面図である。
導体装置の一断面図である。
【図７】本発明の第２の実施の形態を説明するための半
導体装置の一断面図である。
導体装置の一断面図である。
【図８】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図９】第１の従来技術を説明するための半導体装置の
平面図と断面図である。
平面図と断面図である。
【図１０】第２の従来技術を説明するための半導体装置
の平面図と断面図である。
の平面図と断面図である。
１ 基板 ２，２ａ，１０１ ドレインウェル ３，３ａ，１０２ ドレイン領域 ４，４ａ，１０３ ドレイン電極 ５，５ａ，１０４，１０４ａ ゲート電極 ６，１０５ ソース領域 ７，１０６ ボディウェル ８，１２，１２ａ ソース側コンタクト孔 ９，１０７ ソース電極 １０，１０ａ，１１０ チャネル形成領域 １１，１１ａ，１０８，１０８ａ バックゲート領域 １３，１３ａ ドレイン側コンタクト孔 １４ ドレイン電流 １５ 電流角度 １６ バックゲート領域幅 １７ サイドウォール絶縁膜 １８ ソース領域の一部 １９ 素子分離絶縁膜 ２０ ゲート酸化膜 ２１ ボロンイオン １０９ 寄生抵抗
Claims (10)
- 【請求項１】 半導体基板と、前記半導体基板表面に形
成された一導電型のボディウェルと、前記ボディウェル
の周縁に沿い前記ボディウェルの周縁を跨ぎ互いに並行
して半導体基板上に配設される第１のゲート電極および
第２のゲート電極とを有し、前記第１のゲート電極と第
２のゲート電極とではさまれた半導体基板表面の一部領
域に同導電型のバックゲート領域が形成され、前記第１
のゲート電極と第２のゲート電極とではさまれた半導体
基板表面であって前記バックゲート領域を除いた領域に
逆導電型のソース領域が形成され、前記第１のゲート電
極あるいは第２のゲート電極を挟んで前記バックゲート
領域およびソース領域に対向する半導体基板表面に逆導
電型のドレイン領域が形成され、前記第１のゲート電極
および前記第２のゲート電極の直下の部分の前記ボディ
ウェル表面にそれぞれのチャネル領域が設けられること
を特徴とする半導体装置。 - 【請求項２】 半導体基板と、前記半導体基板表面に形
成された一導電型のボディウェルと、前記ボディウェル
の周縁に沿い前記ボディウェルの周縁を跨ぎ互いに並行
して半導体基板上に配設される第１のゲート電極および
第２のゲート電極とを有し、前記第１のゲート電極と第
２のゲート電極とではさまれた半導体基板表面の一部領
域に同導電型のバックゲート領域が形成され、前記第１
のゲート電極と第２のゲート電極とではさまれた半導体
基板表面であって前記バックゲート領域を除いた領域に
逆導電型のソース領域が形成され、前記前記半導体基板
の裏面に逆導電型のドレイン領域が形成され、前記第１
のゲート電極および第２のゲート電極の直下の部分の前
記ボディウェル表面にそれぞれのチャネル領域が設けら
れることを特徴とする半導体装置。 - 【請求項３】 前記バックゲート領域が、前記第１のゲ
ート電極の直下の部分あるいは第２のゲート電極の直下
の部分のうちの一方の部分で前記ボディウェルに接する
ことを特徴とする請求項１または請求項２記載の半導体
装置。 - 【請求項４】 前記第１のゲート電極の直下の部分ある
いは第２のゲート電極の直下の部分において、前記チャ
ネル領域とバックゲート領域との間にソース領域が存在
することを特徴とする請求項１または請求項２記載の半
導体装置。 - 【請求項５】 前記バックゲート領域の底面が、前記ボ
ディウェルに接することを特徴とする請求項３または請
求項４記載の半導体装置。 - 【請求項６】 前記バックゲート領域が、前記第１のゲ
ート電極あるいは第２のゲート電極のチャネル幅方向に
沿い一定のピッチで配置されていることを特徴とする請
求項３、請求項４または請求項５記載の半導体装置。 - 【請求項７】 前記第１のゲート電極に沿い配置された
バックゲート領域と前記第２のゲート電極に沿い配置さ
れたバックゲート領域とは、ゲート電極のチャネル長方
向に対して同一線上にないことを特徴とする請求項３か
ら請求項６のうち１つの請求項に記載の半導体装置。 - 【請求項８】 前記バックゲート領域と前記ソース領域
とが配線で接続されていることを特徴とする請求項１か
ら請求項７のうち１つの請求項に記載の半導体装置。 - 【請求項９】 パワーＭＯＳＦＥＴの製造方法であっ
て、半導体基板表面に一導電型のボディウェルを形成し
た後、前記ボディウェルの周縁に沿い且つ前記周縁を跨
いで互いに並行する第１のゲート電極と第２のゲート電
極を形成する工程と、前記第１および前記第２のゲート
電極をマスクの一部としてイオン注入を行い、前記第１
と第２のゲート電極ではさまれる半導体基板表面に逆導
電型のソース領域を形成する工程と、前記第１および第
２のゲート電極のうち一方のゲート電極をマスクの一部
としてイオン注入を行い、前記第１と第２のゲート電極
ではさまれる半導体基板表面の所定の領域に同導電型の
バックゲート領域を形成する工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項１０】 パワーＭＯＳＦＥＴの製造方法であっ
て、半導体基板表面に一導電型のボディウェルを形成し
た後、前記ボディウェルの周縁に沿い且つ前記周縁を跨
いで互いに並行する第１のゲート電極と第２のゲート電
極を形成する工程と、前記第１および第２のゲート電極
をマスクの一部としてイオン注入を行い、前記第１と第
２のゲート電極ではさまれる半導体基板表面に逆導電型
のソース領域を形成する工程と、その後、前記第１およ
び第２のゲート電極の側壁部にサイドウォール絶縁膜を
形成する工程と、前記第１および第２のゲート電極のう
ち一方のゲート電極のサイドウォール絶縁膜をマスクの
一部としてイオン注入を行い、前記第１と第２のゲート
電極ではさまれる半導体基板表面の所定の領域に同導電
型のバックゲート領域を形成する工程と、を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690499A JP2001119019A (ja) | 1999-10-19 | 1999-10-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690499A JP2001119019A (ja) | 1999-10-19 | 1999-10-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001119019A true JP2001119019A (ja) | 2001-04-27 |
Family
ID=17839673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29690499A Pending JP2001119019A (ja) | 1999-10-19 | 1999-10-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001119019A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007250780A (ja) * | 2006-03-15 | 2007-09-27 | Sharp Corp | 半導体装置 |
| US7391069B2 (en) | 2005-08-31 | 2008-06-24 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2011091231A (ja) * | 2009-10-23 | 2011-05-06 | Toshiba Corp | 半導体装置 |
| JP2012156205A (ja) * | 2011-01-24 | 2012-08-16 | Asahi Kasei Electronics Co Ltd | 半導体装置、半導体装置の製造方法 |
| WO2012124794A1 (en) | 2011-03-14 | 2012-09-20 | Ricoh Company, Ltd. | Semiconductor device |
| TWI595656B (zh) * | 2012-06-28 | 2017-08-11 | 西凱渥資訊處理科技公司 | 於高電阻率基板上之雙極電晶體 |
| US9761700B2 (en) | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
| US9818821B2 (en) | 2012-06-28 | 2017-11-14 | Skyworks Solutions, Inc. | Integrated RF front end system |
-
1999
- 1999-10-19 JP JP29690499A patent/JP2001119019A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7391069B2 (en) | 2005-08-31 | 2008-06-24 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4630207B2 (ja) * | 2006-03-15 | 2011-02-09 | シャープ株式会社 | 半導体装置 |
| JP2007250780A (ja) * | 2006-03-15 | 2007-09-27 | Sharp Corp | 半導体装置 |
| US8362554B2 (en) * | 2009-10-23 | 2013-01-29 | Kabushiki Kaisha Toshiba | MOSFET semiconductor device with backgate layer and reduced on-resistance |
| JP2011091231A (ja) * | 2009-10-23 | 2011-05-06 | Toshiba Corp | 半導体装置 |
| JP2012156205A (ja) * | 2011-01-24 | 2012-08-16 | Asahi Kasei Electronics Co Ltd | 半導体装置、半導体装置の製造方法 |
| EP2686885A4 (en) * | 2011-03-14 | 2014-08-13 | Ricoh Co Ltd | SEMICONDUCTOR DEVICE |
| EP2686885A1 (en) * | 2011-03-14 | 2014-01-22 | Ricoh Company Ltd. | Semiconductor device |
| WO2012124794A1 (en) | 2011-03-14 | 2012-09-20 | Ricoh Company, Ltd. | Semiconductor device |
| US8975707B2 (en) | 2011-03-14 | 2015-03-10 | Ricoh Company, Ltd. | Semiconductor device |
| KR101522946B1 (ko) * | 2011-03-14 | 2015-05-26 | 리코 전자 디바이스 가부시키가이샤 | 반도체 장치 |
| TWI595656B (zh) * | 2012-06-28 | 2017-08-11 | 西凱渥資訊處理科技公司 | 於高電阻率基板上之雙極電晶體 |
| US9761700B2 (en) | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
| US9818821B2 (en) | 2012-06-28 | 2017-11-14 | Skyworks Solutions, Inc. | Integrated RF front end system |
| US10103254B2 (en) | 2012-06-28 | 2018-10-16 | Skyworks Solutions, Inc. | Semiconductor die fabrication methods |
| US10263072B2 (en) | 2012-06-28 | 2019-04-16 | Skyworks Solutions, Inc. | Integrated RF front end system |
| US10522617B2 (en) | 2012-06-28 | 2019-12-31 | Skyworks Solutions, Inc. | Integrated RF front end system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050816 |