JPH11307763A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11307763A JPH11307763A JP10106498A JP10649898A JPH11307763A JP H11307763 A JPH11307763 A JP H11307763A JP 10106498 A JP10106498 A JP 10106498A JP 10649898 A JP10649898 A JP 10649898A JP H11307763 A JPH11307763 A JP H11307763A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴにおいて、チャンネル抵抗
の増加を抑えつつ寄生バイポーラトランジスタの動作を
防止し、破壊耐性の向上を図る。 【解決手段】ゲート電極２の一方の脇に沿って、ソース
領域３およびバックゲート領域４を交互に配置する。バ
ックゲート領域４は、ゲート電極２直下の領域を実質的
に含まないように形成する。
の増加を抑えつつ寄生バイポーラトランジスタの動作を
防止し、破壊耐性の向上を図る。 【解決手段】ゲート電極２の一方の脇に沿って、ソース
領域３およびバックゲート領域４を交互に配置する。バ
ックゲート領域４は、ゲート電極２直下の領域を実質的
に含まないように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、バックゲート領域
構造を備えたＦＥＴに関し、特に、高圧、大電流を制御
するパワーＦＥＴに関する。
構造を備えたＦＥＴに関し、特に、高圧、大電流を制御
するパワーＦＥＴに関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは高圧、大電流をコ
ントロールするのに利用され、たとえばモーターコント
ロール用ＩＣの出力段などに用いられれる。この種のト
ランジスタには、通常、しきい値電圧を一定値に保持す
るためバックゲート領域が設けられる。
ントロールするのに利用され、たとえばモーターコント
ロール用ＩＣの出力段などに用いられれる。この種のト
ランジスタには、通常、しきい値電圧を一定値に保持す
るためバックゲート領域が設けられる。
【０００３】バックゲート領域はロジック用の小電流Ｍ
ＯＳＦＥＴにも設けられることがあるが、その構造はパ
ワーＭＯＳＦＥＴのそれと著しく異なる。
ＯＳＦＥＴにも設けられることがあるが、その構造はパ
ワーＭＯＳＦＥＴのそれと著しく異なる。
【０００４】ロジック用の小電流ＭＯＳＦＥＴに設けら
れるバックゲート領域の例を図２６に示す。この例で
は、バックゲート領域４によりチャンネル形成領域６を
含むボディウエル７とソース領域３を同電位にしてい
る。バックゲート領域４とボディウエル７とは、ソース
領域３から離れた場所でコンタクトがとられている。こ
のような構造をとった場合、バックゲート領域４とチャ
ンネル形成領域６との間の距離が長く、この部分に寄生
抵抗８が生じることとなるが、小電流ＭＯＳＦＥＴでは
通常バックゲート領域に大電流が流れることはないた
め、上記寄生抵抗によるバックゲート領域電位の上昇が
問題となることは少ない。
れるバックゲート領域の例を図２６に示す。この例で
は、バックゲート領域４によりチャンネル形成領域６を
含むボディウエル７とソース領域３を同電位にしてい
る。バックゲート領域４とボディウエル７とは、ソース
領域３から離れた場所でコンタクトがとられている。こ
のような構造をとった場合、バックゲート領域４とチャ
ンネル形成領域６との間の距離が長く、この部分に寄生
抵抗８が生じることとなるが、小電流ＭＯＳＦＥＴでは
通常バックゲート領域に大電流が流れることはないた
め、上記寄生抵抗によるバックゲート領域電位の上昇が
問題となることは少ない。
【０００５】ところがパワーＭＯＳＦＥＴでは、バック
ゲート領域に大電流が流れるため、上記のような構造と
すると前述の寄生抵抗が問題となる。すなわち図２４の
Ｂ−Ｂ’断面図において、寄生抵抗８の存在によりバッ
クゲート領域４とチャンネル形成領域６の間に電位差が
生じる。このためチャンネル形成領域６をベースとし、
これと隣接するドレイン領域１、ソース領域３をそれぞ
れコレクタ、エミッタとする寄生バイポーラトランジス
タが動作することとなる。このため、バックゲート領域
４とソース領域３で寄生形成されるボディダイオードに
大電流が流れる。例えばコイルを負荷とするような使い
方では、コイルに発生する逆起電力でパワーＭＯＳＦＥ
Ｔのドレイン耐圧（すなわちボディダイオードの耐圧）
以上の電圧が加わり、パワーＭＯＳＦＥＴが破壊する事
がある。また、Ｈブリッジ回路を構成したときなどにボ
ディダイオードに順方向の大電流が流れてラッチアップ
することもある。
ゲート領域に大電流が流れるため、上記のような構造と
すると前述の寄生抵抗が問題となる。すなわち図２４の
Ｂ−Ｂ’断面図において、寄生抵抗８の存在によりバッ
クゲート領域４とチャンネル形成領域６の間に電位差が
生じる。このためチャンネル形成領域６をベースとし、
これと隣接するドレイン領域１、ソース領域３をそれぞ
れコレクタ、エミッタとする寄生バイポーラトランジス
タが動作することとなる。このため、バックゲート領域
４とソース領域３で寄生形成されるボディダイオードに
大電流が流れる。例えばコイルを負荷とするような使い
方では、コイルに発生する逆起電力でパワーＭＯＳＦＥ
Ｔのドレイン耐圧（すなわちボディダイオードの耐圧）
以上の電圧が加わり、パワーＭＯＳＦＥＴが破壊する事
がある。また、Ｈブリッジ回路を構成したときなどにボ
ディダイオードに順方向の大電流が流れてラッチアップ
することもある。
【０００６】このような寄生バイポーラトランジスタの
動作を防止するためには、ベースであるバックゲート領
域の電位をエミッタであるソース領域と同電位に抑える
ことが有効である。
動作を防止するためには、ベースであるバックゲート領
域の電位をエミッタであるソース領域と同電位に抑える
ことが有効である。
【０００７】バックゲート領域の電位をソース領域と同
電位に抑える第一の従来技術を図２４に示す。この構成
はＵＳＰ−５，６５６，５１７に開示されているもので
ある。バックゲート領域４はソース領域３の中に形成さ
れている。バックゲート領域４は、ソース配線、ソース
電極１２により、チャンネル形成領域６を含むボディウ
エル７（寄生バイポーラトランジスタのベースとなる領
域）およびソース領域３と同電位にされている。
電位に抑える第一の従来技術を図２４に示す。この構成
はＵＳＰ−５，６５６，５１７に開示されているもので
ある。バックゲート領域４はソース領域３の中に形成さ
れている。バックゲート領域４は、ソース配線、ソース
電極１２により、チャンネル形成領域６を含むボディウ
エル７（寄生バイポーラトランジスタのベースとなる領
域）およびソース領域３と同電位にされている。
【０００８】バックゲート領域を設けた第二の従来技術
を図２５に示す。この構成は、特開平４−２２５５６９
号公報に開示されているものである。この例ではバック
ゲート領域４がゲート電極直下のチャンネル形成領域６
にまで延在した構造を有している。バックゲート領域４
はソース電極１２に接続され、チャンネル形成領域６を
含むボディウエル７（寄生バイポーラトランジスタのベ
ースとなる領域）と同電位にされている。
を図２５に示す。この構成は、特開平４−２２５５６９
号公報に開示されているものである。この例ではバック
ゲート領域４がゲート電極直下のチャンネル形成領域６
にまで延在した構造を有している。バックゲート領域４
はソース電極１２に接続され、チャンネル形成領域６を
含むボディウエル７（寄生バイポーラトランジスタのベ
ースとなる領域）と同電位にされている。
【０００９】以上、横型ＦＥＴに関する従来例を示し
た。図２７は、縦型ＦＥＴについての第三の従来技術を
示すものである。バックゲート領域４はソース領域３の
中に形成されている。バックゲート領域４は、ソース配
線により、チャンネル形成領域６を含むボディウエル７
（寄生バイポーラトランジスタのベースとなる領域）お
よびソース領域３と同電位にされている。
た。図２７は、縦型ＦＥＴについての第三の従来技術を
示すものである。バックゲート領域４はソース領域３の
中に形成されている。バックゲート領域４は、ソース配
線により、チャンネル形成領域６を含むボディウエル７
（寄生バイポーラトランジスタのベースとなる領域）お
よびソース領域３と同電位にされている。
【００１０】
【発明が解決しようとする課題】上記従来技術は、チャ
ンネル形成領域とソース領域を同電位にすることによっ
て寄生バイポーラトランジスタの動作を防止することを
意図するものであるが、それぞれ以下のような課題を有
していた。
ンネル形成領域とソース領域を同電位にすることによっ
て寄生バイポーラトランジスタの動作を防止することを
意図するものであるが、それぞれ以下のような課題を有
していた。
【００１１】図２４に示す第一の従来技術では、ソース
領域３中にバックゲート領域４が埋め込まれているた
め、ソース領域の直下の部分の拡散層の抵抗が寄生ベー
ス抵抗となり、図２４中に示す寄生バイポーラトランジ
スタ６が動作することとなる。この寄生バイポーラトラ
ンジスタ８は本来的に熱暴走しやすく、特にコレクタ・
エミッタ間に高電圧を印加して接合をブレークダウンさ
せたときの破壊耐量が低いため、問題となる。また図２
７に示す第三の従来技術も、ソース領域３中にバックゲ
ート領域４が埋め込まれているため、ソース領域の直下
の部分の拡散層の抵抗が寄生ベース抵抗となり同様の問
題が生じる。
領域３中にバックゲート領域４が埋め込まれているた
め、ソース領域の直下の部分の拡散層の抵抗が寄生ベー
ス抵抗となり、図２４中に示す寄生バイポーラトランジ
スタ６が動作することとなる。この寄生バイポーラトラ
ンジスタ８は本来的に熱暴走しやすく、特にコレクタ・
エミッタ間に高電圧を印加して接合をブレークダウンさ
せたときの破壊耐量が低いため、問題となる。また図２
７に示す第三の従来技術も、ソース領域３中にバックゲ
ート領域４が埋め込まれているため、ソース領域の直下
の部分の拡散層の抵抗が寄生ベース抵抗となり同様の問
題が生じる。
【００１２】一方、第二の従来技術は、バックゲート領
域４の一部をゲート電極２直下の領域にまで延ばすこと
により上記寄生ベース抵抗を低減し寄生バイポーラトラ
ンジスタの動作を防止することができる。ところがゲー
ト電極２直下の領域はＦＥＴのチャンネル形成領域６で
あり、ソース領域３から放出されたキャリアの通路にバ
ックゲート領域４が割り込むこととなる。このためチャ
ンネル抵抗が増加するという問題が生じる。後のアニー
ル工程で熱処理を受けることにより、バックゲート領域
４がさらに横方向に広がることから、このチャンネル抵
抗の増加の問題はより深刻になる。
域４の一部をゲート電極２直下の領域にまで延ばすこと
により上記寄生ベース抵抗を低減し寄生バイポーラトラ
ンジスタの動作を防止することができる。ところがゲー
ト電極２直下の領域はＦＥＴのチャンネル形成領域６で
あり、ソース領域３から放出されたキャリアの通路にバ
ックゲート領域４が割り込むこととなる。このためチャ
ンネル抵抗が増加するという問題が生じる。後のアニー
ル工程で熱処理を受けることにより、バックゲート領域
４がさらに横方向に広がることから、このチャンネル抵
抗の増加の問題はより深刻になる。
【００１３】以上述べた事情に鑑み、本発明は、チャン
ネル抵抗の増加を抑えつつ寄生バイポーラトランジスタ
の動作を防止し、破壊耐性に優れたＦＥＴを提供するこ
とを目的とする。
ネル抵抗の増加を抑えつつ寄生バイポーラトランジスタ
の動作を防止し、破壊耐性に優れたＦＥＴを提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決する本発
明によれば、半導体基板と、該半導体基板上に形成され
たゲート電極と、該ゲート電極の直下の部分に形成され
た一導電型のチャンネル形成領域とを有し、該チャンネ
ル形成領域の一方の脇に隣接して逆導電型のドレイン領
域が形成され、該チャンネル形成領域の他方の脇に隣接
して該チャンネル形成領域に沿って逆導電型のソース領
域と一導電型のバックゲート領域とが交互に形成され、
該バックゲート領域は該ゲート電極直下の領域を実質的
に含まず、該バックゲート領域と該ソース領域とは配線
により接続されたことを特徴とする半導体装置が提供さ
れる。
明によれば、半導体基板と、該半導体基板上に形成され
たゲート電極と、該ゲート電極の直下の部分に形成され
た一導電型のチャンネル形成領域とを有し、該チャンネ
ル形成領域の一方の脇に隣接して逆導電型のドレイン領
域が形成され、該チャンネル形成領域の他方の脇に隣接
して該チャンネル形成領域に沿って逆導電型のソース領
域と一導電型のバックゲート領域とが交互に形成され、
該バックゲート領域は該ゲート電極直下の領域を実質的
に含まず、該バックゲート領域と該ソース領域とは配線
により接続されたことを特徴とする半導体装置が提供さ
れる。
【００１５】以下、本発明の構成および作用について図
面を参照して説明する。
面を参照して説明する。
【００１６】本発明の半導体装置の一例について、図１
に平面図、図２、３にその断面図を示す。図１に示すよ
うに、ゲート電極は所定の方向に延在形成されており、
バックゲート領域４とソース領域３はゲート電極２直下
のチャンネル形成領域６に沿って交互に配置される。こ
のような配置としているため、バックゲート領域がチャ
ンネル形成領域と直接、隣接することとなる（図３）。
前述の第１の従来技術においては、バックゲート領域４
とチャンネル形成領域６との間にソース領域３が介在し
ていたため、このソース領域３の直下の部分に寄生ベー
ス抵抗が生じていたが（図２４）、本発明ではバックゲ
ート領域４とチャンネル形成領域６とが隣接するため、
寄生ベース抵抗が解消されている。
に平面図、図２、３にその断面図を示す。図１に示すよ
うに、ゲート電極は所定の方向に延在形成されており、
バックゲート領域４とソース領域３はゲート電極２直下
のチャンネル形成領域６に沿って交互に配置される。こ
のような配置としているため、バックゲート領域がチャ
ンネル形成領域と直接、隣接することとなる（図３）。
前述の第１の従来技術においては、バックゲート領域４
とチャンネル形成領域６との間にソース領域３が介在し
ていたため、このソース領域３の直下の部分に寄生ベー
ス抵抗が生じていたが（図２４）、本発明ではバックゲ
ート領域４とチャンネル形成領域６とが隣接するため、
寄生ベース抵抗が解消されている。
【００１７】また本発明においては、バックゲート領域
４はゲート電極２直下の領域を実質的に含まないように
形成される（図３）。このため、前述の第二の従来技術
におけるチャンネル抵抗が増加するという問題が解決さ
れる。さらに、ゲート電極形成後にバックゲート領域を
形成することができるので、バックゲート領域が熱拡散
により横方向に拡大するという問題が解消される。
４はゲート電極２直下の領域を実質的に含まないように
形成される（図３）。このため、前述の第二の従来技術
におけるチャンネル抵抗が増加するという問題が解決さ
れる。さらに、ゲート電極形成後にバックゲート領域を
形成することができるので、バックゲート領域が熱拡散
により横方向に拡大するという問題が解消される。
【００１８】本発明において、「該バックゲート領域は
該ゲート電極直下の領域を実質的に含まず、」とは、チ
ャンネル領域の機能を妨げない程度のはみ出しは許容す
るとの意味であり、オン抵抗値の上昇をもたらさない程
度のはみ出しは許容される。たとえば、後述するように
ゲート電極をマスクとし、イオン注入法を用いてバック
ゲート領域を形成する場合、不純物はゲート電極直下の
領域にも若干拡散するが、その濃度は著しく小さくチャ
ンネル形成領域を大きく妨げることはない。この程度の
はみ出しは許容される。具体的には、バックゲート領域
のはみ出し部分の長さをゲート幅に対して好ましくは
０．２以下、さらに好ましくは０．１以下、最も好まし
くは、０．０５以下とする。このようにすることによっ
て後述するようにオン抵抗比増大を防止することができ
る（図１１）。
該ゲート電極直下の領域を実質的に含まず、」とは、チ
ャンネル領域の機能を妨げない程度のはみ出しは許容す
るとの意味であり、オン抵抗値の上昇をもたらさない程
度のはみ出しは許容される。たとえば、後述するように
ゲート電極をマスクとし、イオン注入法を用いてバック
ゲート領域を形成する場合、不純物はゲート電極直下の
領域にも若干拡散するが、その濃度は著しく小さくチャ
ンネル形成領域を大きく妨げることはない。この程度の
はみ出しは許容される。具体的には、バックゲート領域
のはみ出し部分の長さをゲート幅に対して好ましくは
０．２以下、さらに好ましくは０．１以下、最も好まし
くは、０．０５以下とする。このようにすることによっ
て後述するようにオン抵抗比増大を防止することができ
る（図１１）。
【００１９】本発明において、バックゲート領域を複数
設けることもできる。この場合、すべてのバックゲート
領域がチャンネル形成領域と接する部分を有しているこ
とが好ましい。チャンネル形成領域に接する部分を有し
ないバックゲート領域が存在すると、このバックゲート
領域とチャンネル形成領域との間に寄生抵抗が生じるか
らである。
設けることもできる。この場合、すべてのバックゲート
領域がチャンネル形成領域と接する部分を有しているこ
とが好ましい。チャンネル形成領域に接する部分を有し
ないバックゲート領域が存在すると、このバックゲート
領域とチャンネル形成領域との間に寄生抵抗が生じるか
らである。
【００２０】また、バックゲート領域とソース領域とは
互いに隣接して配置されることが好ましい。ここで「互
いに隣接して」とは、バックゲート領域、ソース領域を
形成する際のマスクの目合わせずれ以下の間隔をおいて
隣接することをいう。このようにすることによってレイ
アウト上の効率化を図ることができ、ソース領域を極力
多くとることができるためオン抵抗の低減を図ることが
できる。
互いに隣接して配置されることが好ましい。ここで「互
いに隣接して」とは、バックゲート領域、ソース領域を
形成する際のマスクの目合わせずれ以下の間隔をおいて
隣接することをいう。このようにすることによってレイ
アウト上の効率化を図ることができ、ソース領域を極力
多くとることができるためオン抵抗の低減を図ることが
できる。
【００２１】また、ソース領域がゲートに接する部分の
長さの総和をｘ、バックゲート領域がゲートに接する部
分の長さの総和をｙとしたときに、ｙ／ｘの値を、好ま
しくは０．１以上１．０以下、さらに好ましくは０．２
以上０．８以下、最も好ましくは０．３以上０．７以下
とする。バックゲート領域を多くとるほど寄生バイポー
ラトランジスタの動作を確実に抑え素子の破壊耐性を向
上することができる一方、ソース領域が減少してオン抵
抗が増大する。ｙ／ｘの値を上記のような範囲とするこ
とによって、素子の破壊耐性およびオン抵抗の両方の特
性を良好にすることができる。なお、同様の理由から、
個々のバックゲート領域がゲートに接する部分の長さを
ゲート電極幅の１／２以下とすることが好ましい。
長さの総和をｘ、バックゲート領域がゲートに接する部
分の長さの総和をｙとしたときに、ｙ／ｘの値を、好ま
しくは０．１以上１．０以下、さらに好ましくは０．２
以上０．８以下、最も好ましくは０．３以上０．７以下
とする。バックゲート領域を多くとるほど寄生バイポー
ラトランジスタの動作を確実に抑え素子の破壊耐性を向
上することができる一方、ソース領域が減少してオン抵
抗が増大する。ｙ／ｘの値を上記のような範囲とするこ
とによって、素子の破壊耐性およびオン抵抗の両方の特
性を良好にすることができる。なお、同様の理由から、
個々のバックゲート領域がゲートに接する部分の長さを
ゲート電極幅の１／２以下とすることが好ましい。
【００２２】また、図１７に示すように、複数のソース
領域３と複数のバックゲート領域４とがチャンネル形成
領域６に沿って交互に配置され、その両端部にバックゲ
ート領域４が配置された構成とすることが好ましい。上
記両端部にはブレークダウン時に電界が集中するため、
この部分にソース領域３を配置すると素子が破壊されや
すくなる。したがって、両端部にバックゲート領域４を
配置すれば素子の破壊耐性を向上することができる。
領域３と複数のバックゲート領域４とがチャンネル形成
領域６に沿って交互に配置され、その両端部にバックゲ
ート領域４が配置された構成とすることが好ましい。上
記両端部にはブレークダウン時に電界が集中するため、
この部分にソース領域３を配置すると素子が破壊されや
すくなる。したがって、両端部にバックゲート領域４を
配置すれば素子の破壊耐性を向上することができる。
【００２３】また本発明によれば、所定の方向に延在形
成された一導電型のチャンネル形成領域と、前記チャン
ネル形成領域の一辺に沿って形成された逆導電型の第１
の領域と、前記一辺と対向する前記チャンネル形成領域
の他辺のうち第１の部位に沿って形成された逆導電型の
第２の領域と、前記他辺のうち前記第１の部位を除いた
第２の部位に沿って形成された前記一導電型のバックゲ
ート領域とを備え、前記第２の領域と前記チャンネル形
成領域との接触面および前記バックゲート領域とチャン
ネル形成領域との接触面は実質的に同一の平面に形成さ
れていることを特徴とする半導体装置が提供される。
成された一導電型のチャンネル形成領域と、前記チャン
ネル形成領域の一辺に沿って形成された逆導電型の第１
の領域と、前記一辺と対向する前記チャンネル形成領域
の他辺のうち第１の部位に沿って形成された逆導電型の
第２の領域と、前記他辺のうち前記第１の部位を除いた
第２の部位に沿って形成された前記一導電型のバックゲ
ート領域とを備え、前記第２の領域と前記チャンネル形
成領域との接触面および前記バックゲート領域とチャン
ネル形成領域との接触面は実質的に同一の平面に形成さ
れていることを特徴とする半導体装置が提供される。
【００２４】また、所定の方向に延在形成された一導電
型のチャンネル形成領域と、前記チャンネル形成領域の
一辺に沿って形成された逆導電型の第１の領域と、前記
一辺と対向する前記チャンネル形成領域の他辺のうち第
１の部位に沿って形成された逆導電型の第２の領域と、
前記他辺のうち前記第１の部位を除いた第２の部位に沿
って形成された前記一導電型のバックゲート領域とを備
え、前記第２の領域と前記チャンネル形成領域との接触
面および前記バックゲート領域とチャンネル形成領域と
の接触面は、前記バックゲート領域が前記第２の領域と
前記チャンネル形成領域との間のキャリアの動作を阻害
しない程度に同一の平面に形成されていることを特徴と
する半導体装置が提供される。
型のチャンネル形成領域と、前記チャンネル形成領域の
一辺に沿って形成された逆導電型の第１の領域と、前記
一辺と対向する前記チャンネル形成領域の他辺のうち第
１の部位に沿って形成された逆導電型の第２の領域と、
前記他辺のうち前記第１の部位を除いた第２の部位に沿
って形成された前記一導電型のバックゲート領域とを備
え、前記第２の領域と前記チャンネル形成領域との接触
面および前記バックゲート領域とチャンネル形成領域と
の接触面は、前記バックゲート領域が前記第２の領域と
前記チャンネル形成領域との間のキャリアの動作を阻害
しない程度に同一の平面に形成されていることを特徴と
する半導体装置が提供される。
【００２５】本発明の半導体装置は、バックゲート領域
がチャンネル形成領域と直接、隣接するため、従来技術
において問題となっていた寄生ベース抵抗が解消されて
いる。また、第２の領域と前記チャンネル形成領域との
接触面（以下、「接触面Ａ」と称す）および前記バック
ゲート領域とチャンネル形成領域との接触面（以下、
「接触面Ｂ」と称す）は、実質的に同一の平面に形成さ
れており、バックゲート領域が第２の領域とチャンネル
形成領域との間のキャリアの動作を阻害しない程度に同
一の平面に形成されている。このためオン抵抗の増大が
回避される。図１は接触面Ａと接触面Ｂが同一の平面に
形成されている例であり、図２５はこれらが同一の平面
に形成されていない例である。なお、「キャリアの動作
を阻害しない程度に同一の平面に形成されている」と
は、接触面Ａと接触面Ｂとが、完全に一致していなくと
もキャリアの動作を阻害しない程度であれば、各面の位
置に若干のずれがあってもよい、との意味である。具体
的には、接触面Ａと接触面Ｂの位置のずれが、ゲート幅
に対して好ましくは０．２以下、さらに好ましくは０．
１以下、最も好ましくは、０．０５以下とする。このよ
うにすることによって後述するようにオン抵抗比増大を
防止することができる。
がチャンネル形成領域と直接、隣接するため、従来技術
において問題となっていた寄生ベース抵抗が解消されて
いる。また、第２の領域と前記チャンネル形成領域との
接触面（以下、「接触面Ａ」と称す）および前記バック
ゲート領域とチャンネル形成領域との接触面（以下、
「接触面Ｂ」と称す）は、実質的に同一の平面に形成さ
れており、バックゲート領域が第２の領域とチャンネル
形成領域との間のキャリアの動作を阻害しない程度に同
一の平面に形成されている。このためオン抵抗の増大が
回避される。図１は接触面Ａと接触面Ｂが同一の平面に
形成されている例であり、図２５はこれらが同一の平面
に形成されていない例である。なお、「キャリアの動作
を阻害しない程度に同一の平面に形成されている」と
は、接触面Ａと接触面Ｂとが、完全に一致していなくと
もキャリアの動作を阻害しない程度であれば、各面の位
置に若干のずれがあってもよい、との意味である。具体
的には、接触面Ａと接触面Ｂの位置のずれが、ゲート幅
に対して好ましくは０．２以下、さらに好ましくは０．
１以下、最も好ましくは、０．０５以下とする。このよ
うにすることによって後述するようにオン抵抗比増大を
防止することができる。
【００２６】また本発明によれば、半導体基板と、該半
導体基板上に、多角形の周縁または円の周縁に沿った形
状で配置されたゲート電極と、該ゲート電極の直下の部
分に形成された一導電型のチャンネル形成領域とを有
し、該チャンネル形成領域によって囲まれた部分に前記
チャンネル形成領域に隣接して、逆導電型のソース領域
および一導電型のバックゲート領域が形成され、前記チ
ャンネル形成領域によって囲まれた部分の外側に前記チ
ャンネル形成領域に隣接して逆導電型のドレイン領域が
形成され、該バックゲート領域は該ゲート電極直下の領
域を実質的に含まず、該バックゲート領域と該ソース領
域とは配線により接続されたことを特徴とする半導体装
置が提供される。この発明において、ドレイン領域は
「チャンネル形成領域に隣接して」形成されるが、少な
くともチャンネル形成領域に隣接している部分を有して
いればよく、縦型ＦＥＴのようなドレイン領域が基板の
縦方向に広がるような形態であってもよい。
導体基板上に、多角形の周縁または円の周縁に沿った形
状で配置されたゲート電極と、該ゲート電極の直下の部
分に形成された一導電型のチャンネル形成領域とを有
し、該チャンネル形成領域によって囲まれた部分に前記
チャンネル形成領域に隣接して、逆導電型のソース領域
および一導電型のバックゲート領域が形成され、前記チ
ャンネル形成領域によって囲まれた部分の外側に前記チ
ャンネル形成領域に隣接して逆導電型のドレイン領域が
形成され、該バックゲート領域は該ゲート電極直下の領
域を実質的に含まず、該バックゲート領域と該ソース領
域とは配線により接続されたことを特徴とする半導体装
置が提供される。この発明において、ドレイン領域は
「チャンネル形成領域に隣接して」形成されるが、少な
くともチャンネル形成領域に隣接している部分を有して
いればよく、縦型ＦＥＴのようなドレイン領域が基板の
縦方向に広がるような形態であってもよい。
【００２７】本発明の半導体装置の一例について、図１
２に平面図およびその断面図を示す。ゲート電極２は多
角形の周縁に沿った形状に設けられ、バックゲート領域
４とソース領域３はともにゲート電極２直下のチャンネ
ル形成領域６の内側の脇と接するように配置されてい
る。このような配置としているため、バックゲート領域
４がソース領域２を介さずにチャンネル形成領域６と直
接、隣接する部分を有することとなる。前述の第三の従
来技術（図２７）においては、バックゲート領域４とチ
ャンネル形成領域６との間にソース領域３が介在してい
たため、このソース領域３の直下の部分に寄生ベース抵
抗８が生じていたが、本発明ではバックゲート領域４と
チャンネル形成領域３とが隣接するため、寄生ベース抵
抗が解消されている。
２に平面図およびその断面図を示す。ゲート電極２は多
角形の周縁に沿った形状に設けられ、バックゲート領域
４とソース領域３はともにゲート電極２直下のチャンネ
ル形成領域６の内側の脇と接するように配置されてい
る。このような配置としているため、バックゲート領域
４がソース領域２を介さずにチャンネル形成領域６と直
接、隣接する部分を有することとなる。前述の第三の従
来技術（図２７）においては、バックゲート領域４とチ
ャンネル形成領域６との間にソース領域３が介在してい
たため、このソース領域３の直下の部分に寄生ベース抵
抗８が生じていたが、本発明ではバックゲート領域４と
チャンネル形成領域３とが隣接するため、寄生ベース抵
抗が解消されている。
【００２８】また本発明においては、バックゲート領域
４はゲート電極２直下の領域を実質的に含まないように
形成される（図１２断面図）。このため、前述の第二の
従来技術におけるチャンネル抵抗が増加するという問題
が解決される。さらに、ゲート電極２形成後にバックゲ
ート領域４を形成することができるので、バックゲート
領域４が熱拡散により横方向に拡大するという問題が解
消される。
４はゲート電極２直下の領域を実質的に含まないように
形成される（図１２断面図）。このため、前述の第二の
従来技術におけるチャンネル抵抗が増加するという問題
が解決される。さらに、ゲート電極２形成後にバックゲ
ート領域４を形成することができるので、バックゲート
領域４が熱拡散により横方向に拡大するという問題が解
消される。
【００２９】上記発明において、バックゲート領域を複
数設けることもできる。この場合、すべてのバックゲー
ト領域がチャンネル形成領域と接する部分を有している
ことが好ましい。チャンネル形成領域に接する部分を有
しないバックゲート領域が存在すると、このバックゲー
ト領域とチャンネル形成領域との間に寄生抵抗が生じる
からである。
数設けることもできる。この場合、すべてのバックゲー
ト領域がチャンネル形成領域と接する部分を有している
ことが好ましい。チャンネル形成領域に接する部分を有
しないバックゲート領域が存在すると、このバックゲー
ト領域とチャンネル形成領域との間に寄生抵抗が生じる
からである。
【００３０】上記発明において、ゲート電極は半導体基
板上に多角形の周縁に沿った形状を有するように配置さ
れることが好ましい。このようにすることによって複数
の上記半導体装置を高密度で配置することができ、より
高圧、大電流に適した構造とすることができる。この場
合、前記チャンネル形成領域は多角形の周縁に沿った形
状を有することとなるが、この多角形の角部内側に前記
チャンネル形成領域と接するようにバックゲート領域が
設けられることが好ましい。多角形の角部にはブレーク
ダウン時に電界が集中するため、この部分にソース領域
を配置すると素子が破壊されやすくなる。したがって多
角形の角部にバックゲート領域を配置すれば素子の破壊
耐性を向上することができる。
板上に多角形の周縁に沿った形状を有するように配置さ
れることが好ましい。このようにすることによって複数
の上記半導体装置を高密度で配置することができ、より
高圧、大電流に適した構造とすることができる。この場
合、前記チャンネル形成領域は多角形の周縁に沿った形
状を有することとなるが、この多角形の角部内側に前記
チャンネル形成領域と接するようにバックゲート領域が
設けられることが好ましい。多角形の角部にはブレーク
ダウン時に電界が集中するため、この部分にソース領域
を配置すると素子が破壊されやすくなる。したがって多
角形の角部にバックゲート領域を配置すれば素子の破壊
耐性を向上することができる。
【００３１】上記発明において、バックゲート領域とソ
ース領域とは互いに隣接して配置されることが好まし
く、多角形の周縁または円の周縁に沿った形状で形成さ
れたゲート電極２に囲まれた領域（図１２の内側の正方
形部分）に、バックゲート領域とソース領域とが実質的
に隙間無く形成されていることが好ましい。すなわちバ
ックゲート領域、ソース領域を形成する際のマスクの目
合わせずれ以下の間隔をおいて隣接することが好まし
い。このようにすることによってレイアウト上の効率化
を図ることができ、ソース領域を極力多くとることがで
きるためオン抵抗の低減を図ることができる。
ース領域とは互いに隣接して配置されることが好まし
く、多角形の周縁または円の周縁に沿った形状で形成さ
れたゲート電極２に囲まれた領域（図１２の内側の正方
形部分）に、バックゲート領域とソース領域とが実質的
に隙間無く形成されていることが好ましい。すなわちバ
ックゲート領域、ソース領域を形成する際のマスクの目
合わせずれ以下の間隔をおいて隣接することが好まし
い。このようにすることによってレイアウト上の効率化
を図ることができ、ソース領域を極力多くとることがで
きるためオン抵抗の低減を図ることができる。
【００３２】また上記発明において、チャンネル形成領
域に隣接するようにソース領域とバックゲート領域が形
成されるが、ソース領域がチャンネル形成領域と接する
部分の長さの総和をｘ、バックゲート領域がチャンネル
形成領域と接する部分の長さの総和をｙとしたときに、
ｙ／ｘの値を、好ましくは０．１以上１．０以下、さら
に好ましくは０．２以上０．８以下、最も好ましくは
０．３以上０．７以下とする。バックゲート領域を多く
とるほど寄生バイポーラトランジスタの動作を確実に抑
え素子の破壊耐性を向上することができる一方、ソース
領域が減少してオン抵抗が増大する。ｙ／ｘの値を上記
のような範囲とすることによって、素子の破壊耐性およ
びオン抵抗の両方の特性を良好にすることができる。な
お、同様の理由から、個々のバックゲート領域がゲート
に接する部分の長さをゲート電極幅の１／２以下とする
ことが好ましい。
域に隣接するようにソース領域とバックゲート領域が形
成されるが、ソース領域がチャンネル形成領域と接する
部分の長さの総和をｘ、バックゲート領域がチャンネル
形成領域と接する部分の長さの総和をｙとしたときに、
ｙ／ｘの値を、好ましくは０．１以上１．０以下、さら
に好ましくは０．２以上０．８以下、最も好ましくは
０．３以上０．７以下とする。バックゲート領域を多く
とるほど寄生バイポーラトランジスタの動作を確実に抑
え素子の破壊耐性を向上することができる一方、ソース
領域が減少してオン抵抗が増大する。ｙ／ｘの値を上記
のような範囲とすることによって、素子の破壊耐性およ
びオン抵抗の両方の特性を良好にすることができる。な
お、同様の理由から、個々のバックゲート領域がゲート
に接する部分の長さをゲート電極幅の１／２以下とする
ことが好ましい。
【００３３】また本発明によれば、半導体基板と、該半
導体基板表面近傍に形成された一導電型のボディウエル
と、該ボディウエルに内包される姿態で形成された逆導
電型のソース領域および一導電型のバックゲート領域
と、該半導体基板上に該ボディウエルの周縁に沿って該
ボディウエルの周縁を跨ぐように形成されたゲート電極
とを有し、前記ボディウエル内の前記ゲート電極の直下
の部分にチャンネル形成領域を有し、前記バックゲート
領域は、該チャンネル形成領域によって囲まれた部分に
該チャンネル形成領域に隣接して形成されたことを特徴
とする半導体装置が提供される。
導体基板表面近傍に形成された一導電型のボディウエル
と、該ボディウエルに内包される姿態で形成された逆導
電型のソース領域および一導電型のバックゲート領域
と、該半導体基板上に該ボディウエルの周縁に沿って該
ボディウエルの周縁を跨ぐように形成されたゲート電極
とを有し、前記ボディウエル内の前記ゲート電極の直下
の部分にチャンネル形成領域を有し、前記バックゲート
領域は、該チャンネル形成領域によって囲まれた部分に
該チャンネル形成領域に隣接して形成されたことを特徴
とする半導体装置が提供される。
【００３４】この発明においては、基板上に設けられた
ボディウエル中のゲート電極直下の部分がチャンネル形
成領域となる。バックゲート領域はこのチャンネル形成
領域の内側の脇と接するように配置され、バックゲート
領域がソース領域を介さずにチャンネル形成領域と直
接、隣接する部分を有することとなる。このため寄生バ
イポーラトランジスタが解消される。またこのような構
成としているためバックゲート領域はゲート電極直下の
領域を実質的に含まず、バックゲート領域が熱拡散によ
り横方向に拡大するという問題が解消される。
ボディウエル中のゲート電極直下の部分がチャンネル形
成領域となる。バックゲート領域はこのチャンネル形成
領域の内側の脇と接するように配置され、バックゲート
領域がソース領域を介さずにチャンネル形成領域と直
接、隣接する部分を有することとなる。このため寄生バ
イポーラトランジスタが解消される。またこのような構
成としているためバックゲート領域はゲート電極直下の
領域を実質的に含まず、バックゲート領域が熱拡散によ
り横方向に拡大するという問題が解消される。
【００３５】上記発明において、バックゲート領域を複
数設けることもできる。この場合、すべてのバックゲー
ト領域がチャンネル形成領域と接する部分を有している
ことが好ましい。チャンネル形成領域に接する部分を有
しないバックゲート領域が存在すると、このバックゲー
ト領域とチャンネル形成領域との間に寄生抵抗が生じる
からである。
数設けることもできる。この場合、すべてのバックゲー
ト領域がチャンネル形成領域と接する部分を有している
ことが好ましい。チャンネル形成領域に接する部分を有
しないバックゲート領域が存在すると、このバックゲー
ト領域とチャンネル形成領域との間に寄生抵抗が生じる
からである。
【００３６】上記発明において、ゲート電極は半導体基
板上に多角形の周縁に沿った形状を有するように配置さ
れることが好ましい。このようにすることによって複数
の上記半導体装置を高密度で配置することができ、より
高圧、大電流に適した構造とすることができる。この場
合、チャンネル形成領域は多角形の周縁に沿った形状を
有することとなるが、この多角形の角部内側に前記チャ
ンネル形成領域と接するようにバックゲート領域を設け
ることが好ましい。多角形の角部にはブレークダウン時
に電界が集中するため、この部分にソース領域を配置す
ると素子が破壊されやすくなる。したがって多角形の角
部にバックゲート領域を配置すれば素子の破壊耐性を向
上することができる。
板上に多角形の周縁に沿った形状を有するように配置さ
れることが好ましい。このようにすることによって複数
の上記半導体装置を高密度で配置することができ、より
高圧、大電流に適した構造とすることができる。この場
合、チャンネル形成領域は多角形の周縁に沿った形状を
有することとなるが、この多角形の角部内側に前記チャ
ンネル形成領域と接するようにバックゲート領域を設け
ることが好ましい。多角形の角部にはブレークダウン時
に電界が集中するため、この部分にソース領域を配置す
ると素子が破壊されやすくなる。したがって多角形の角
部にバックゲート領域を配置すれば素子の破壊耐性を向
上することができる。
【００３７】上記発明において、バックゲート領域とソ
ース領域とは互いに隣接して配置されることが好まし
く、多角形の周縁または円の周縁に沿った形状で形成さ
れたチャンネル形成領域に囲まれた部分に、バックゲー
ト領域とソース領域とが実質的に隙間無く形成されてい
ることが好ましい。すなわちバックゲート領域、ソース
領域を形成する際のマスクの目合わせずれ以下の間隔を
おいて隣接することが好ましい。このようにすることに
よってレイアウト上の効率化を図ることができ、ソース
領域を極力多くとることができるためオン抵抗の低減を
図ることができる。
ース領域とは互いに隣接して配置されることが好まし
く、多角形の周縁または円の周縁に沿った形状で形成さ
れたチャンネル形成領域に囲まれた部分に、バックゲー
ト領域とソース領域とが実質的に隙間無く形成されてい
ることが好ましい。すなわちバックゲート領域、ソース
領域を形成する際のマスクの目合わせずれ以下の間隔を
おいて隣接することが好ましい。このようにすることに
よってレイアウト上の効率化を図ることができ、ソース
領域を極力多くとることができるためオン抵抗の低減を
図ることができる。
【００３８】また上記発明において、ソース領域が上記
境界と接する部分の長さの総和をｘ、バックゲート領域
が上記境界と接する部分の長さの総和をｙとしたとき
に、ｙ／ｘの値を、好ましくは０．１以上１．０以下、
さらに好ましくは０．２以上０．８以下、最も好ましく
は０．３以上０．７以下とする。バックゲート領域を多
くとるほど寄生バイポーラトランジスタの動作を確実に
抑え素子の破壊耐性を向上することができる一方、ソー
ス領域が減少してオン抵抗が増大する。ｙ／ｘの値を上
記のような範囲とすることによって、素子の破壊耐性お
よびオン抵抗の両方の特性を良好にすることができる。
なお、同様の理由から、個々のバックゲート領域がゲー
トに接する部分の長さをゲート電極幅の１／２以下とす
ることが好ましい。
境界と接する部分の長さの総和をｘ、バックゲート領域
が上記境界と接する部分の長さの総和をｙとしたとき
に、ｙ／ｘの値を、好ましくは０．１以上１．０以下、
さらに好ましくは０．２以上０．８以下、最も好ましく
は０．３以上０．７以下とする。バックゲート領域を多
くとるほど寄生バイポーラトランジスタの動作を確実に
抑え素子の破壊耐性を向上することができる一方、ソー
ス領域が減少してオン抵抗が増大する。ｙ／ｘの値を上
記のような範囲とすることによって、素子の破壊耐性お
よびオン抵抗の両方の特性を良好にすることができる。
なお、同様の理由から、個々のバックゲート領域がゲー
トに接する部分の長さをゲート電極幅の１／２以下とす
ることが好ましい。
【００３９】また本発明によれば、半導体基板上にゲー
ト電極を形成する工程と、該ゲート電極をマスクとし
て、イオン注入法により該ゲート電極の一方の脇に一導
電型のソース領域を形成し、他方の脇に一導電型のドレ
イン領域および逆導電型のバックゲート領域を交互に配
置されるように形成する工程とを含むことを特徴とする
半導体装置の製造方法が提供される。
ト電極を形成する工程と、該ゲート電極をマスクとし
て、イオン注入法により該ゲート電極の一方の脇に一導
電型のソース領域を形成し、他方の脇に一導電型のドレ
イン領域および逆導電型のバックゲート領域を交互に配
置されるように形成する工程とを含むことを特徴とする
半導体装置の製造方法が提供される。
【００４０】また本発明によれば、半導体基板に一導電
型のドレインウエルと、逆導電型のボディウエルとを隣
接するように交互に形成する工程と、ドレインウエルと
ボディウエルの境界を跨ぐようにゲート電極を形成する
工程と、該ゲート電極をマスクとしてイオン注入により
ドレインウエル内に一導電型のドレイン領域を形成する
工程と、該ゲート電極をマスクの一部としてイオン注入
によりボディウエル内に一導電型のソース領域を形成す
る工程と、該ゲート電極をマスクの一部としてイオン注
入によりボディウエル内に逆導電型のバックゲート領域
を形成する工程とを含むことを特徴とする半導体装置の
製造方法が提供される。
型のドレインウエルと、逆導電型のボディウエルとを隣
接するように交互に形成する工程と、ドレインウエルと
ボディウエルの境界を跨ぐようにゲート電極を形成する
工程と、該ゲート電極をマスクとしてイオン注入により
ドレインウエル内に一導電型のドレイン領域を形成する
工程と、該ゲート電極をマスクの一部としてイオン注入
によりボディウエル内に一導電型のソース領域を形成す
る工程と、該ゲート電極をマスクの一部としてイオン注
入によりボディウエル内に逆導電型のバックゲート領域
を形成する工程とを含むことを特徴とする半導体装置の
製造方法が提供される。
【００４１】上記半導体装置の製造方法においては、ゲ
ート電極部をマスクとして不純物を導入するため、セル
フアラインにバックゲート領域が形成され、バックゲー
ト領域がゲート電極直下の領域にはみ出すことがない。
またバックゲート領域とソース領域はチャンネル形成領
域の脇に交互に配置されるように形成するが、このよう
な配置は、ドレイン領域およびソース領域形成時にはバ
ックゲート領域形成領域を、バックゲート領域形成時に
はドレイン領域およびソース領域形成領域を、それぞれ
マスクしてから不純物を注入することにより実現され
る。
ート電極部をマスクとして不純物を導入するため、セル
フアラインにバックゲート領域が形成され、バックゲー
ト領域がゲート電極直下の領域にはみ出すことがない。
またバックゲート領域とソース領域はチャンネル形成領
域の脇に交互に配置されるように形成するが、このよう
な配置は、ドレイン領域およびソース領域形成時にはバ
ックゲート領域形成領域を、バックゲート領域形成時に
はドレイン領域およびソース領域形成領域を、それぞれ
マスクしてから不純物を注入することにより実現され
る。
【００４２】また本発明によれば、半導体基板に一導電
型のドレイン領域を形成する工程と、該ドレイン領域の
表面に多角形の周縁または円の周縁に沿った形状でゲー
ト電極を形成する工程と、該ゲート電極をマスクとして
該ゲート電極によって囲まれた領域に不純物を導入し、
逆導電型のボディウエルを形成する工程と、該ゲート電
極をマスクの一部として該ゲート電極によって囲まれた
領域の一部に不純物を導入し、一導電型のソース領域を
形成する工程と、該ゲート電極をマスクの一部として該
ゲート電極によって囲まれた領域の一部に不純物を導入
し、逆導電型のバックゲート領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
型のドレイン領域を形成する工程と、該ドレイン領域の
表面に多角形の周縁または円の周縁に沿った形状でゲー
ト電極を形成する工程と、該ゲート電極をマスクとして
該ゲート電極によって囲まれた領域に不純物を導入し、
逆導電型のボディウエルを形成する工程と、該ゲート電
極をマスクの一部として該ゲート電極によって囲まれた
領域の一部に不純物を導入し、一導電型のソース領域を
形成する工程と、該ゲート電極をマスクの一部として該
ゲート電極によって囲まれた領域の一部に不純物を導入
し、逆導電型のバックゲート領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
【００４３】この半導体装置の製造方法においては、ゲ
ート電極部をマスクの一部として不純物を導入するた
め、セルフアラインにバックゲート領域が形成され、バ
ックゲート領域がゲート電極直下の領域にはみ出すこと
がない。不純物の導入手段としては、イオン注入が好ま
しいが、ガス拡散法を用いることもできる。
ート電極部をマスクの一部として不純物を導入するた
め、セルフアラインにバックゲート領域が形成され、バ
ックゲート領域がゲート電極直下の領域にはみ出すこと
がない。不純物の導入手段としては、イオン注入が好ま
しいが、ガス拡散法を用いることもできる。
【００４４】本発明の半導体装置の製造方法において、
ドレイン領域はエピタキシャル成長により形成すること
ができるが、イオン注入を用いてウエルを形成する方法
を用いてもよい。
ドレイン領域はエピタキシャル成長により形成すること
ができるが、イオン注入を用いてウエルを形成する方法
を用いてもよい。
【００４５】なお、以上述べた本発明の種々の半導体装
置の製造方法において、ドレイン領域、ソース領域、お
よびバックゲート領域を形成する順序は特に制限されな
い。ただし、工程上の制約よりソース領域、バックゲー
ト領域を形成する工程は連続していることが好ましい。
置の製造方法において、ドレイン領域、ソース領域、お
よびバックゲート領域を形成する順序は特に制限されな
い。ただし、工程上の制約よりソース領域、バックゲー
ト領域を形成する工程は連続していることが好ましい。
【００４６】
【発明の実施の形態】（第一の実施の形態）本発明の第
一の実施の形態について、図１〜３を参照して説明す
る。この例では、一導電型の基板５上にゲート電極が形
成され、このゲート電極の直下にチャンネル形成領域６
が形成されている。このチャンネル形成領域６を内包す
るように一導電型のボディウエル７が形成され、このボ
ディウエル７と隣接して逆導電型のドレインウエル９が
形成されている（図２、３）。チャンネル形成領域６と
隣接して逆導電型のソース領域３および一導電型のバッ
クゲート領域４がチャンネル形成領域６に沿って交互に
配置されている（図１）。バックゲート領域４は、ゲー
ト電極２直下の領域を実質的に含まないように形成され
ている。このバックゲート領域４はソース配線でソース
領域３と接続され、チャンネル電流を妨げることなく寄
生バイポーラトランジスタのベース電位をソース領域の
電位に固定する。これによりドレイン領域１、チャンネ
ル形成領域６、ソース領域３で構成される寄生バイポー
ラトランジスタの動作を抑え、破壊耐性が向上する。一
方、本実施形態ではソース領域３とチャンネル形成領域
６とが接する部分がある程度確保されているため、オン
抵抗の増大を最小限に抑えることができる。
一の実施の形態について、図１〜３を参照して説明す
る。この例では、一導電型の基板５上にゲート電極が形
成され、このゲート電極の直下にチャンネル形成領域６
が形成されている。このチャンネル形成領域６を内包す
るように一導電型のボディウエル７が形成され、このボ
ディウエル７と隣接して逆導電型のドレインウエル９が
形成されている（図２、３）。チャンネル形成領域６と
隣接して逆導電型のソース領域３および一導電型のバッ
クゲート領域４がチャンネル形成領域６に沿って交互に
配置されている（図１）。バックゲート領域４は、ゲー
ト電極２直下の領域を実質的に含まないように形成され
ている。このバックゲート領域４はソース配線でソース
領域３と接続され、チャンネル電流を妨げることなく寄
生バイポーラトランジスタのベース電位をソース領域の
電位に固定する。これによりドレイン領域１、チャンネ
ル形成領域６、ソース領域３で構成される寄生バイポー
ラトランジスタの動作を抑え、破壊耐性が向上する。一
方、本実施形態ではソース領域３とチャンネル形成領域
６とが接する部分がある程度確保されているため、オン
抵抗の増大を最小限に抑えることができる。
【００４７】このことを図９〜１１を用いてさらに説明
する。図９は、本実施形態のパワーＦＥＴ（図１）にお
いて、バックゲート領域／ソース領域の比が破壊耐量に
およぼす影響を示す。ソース領域３がチャンネル形成領
域６と接する部分の長さの総和をｘ、バックゲート領域
４がチャンネル形成領域６と接する部分の長さの総和を
ｙとしたときのｙ／ｘの値を横軸にとっている。図１に
示す本実施形態の場合、バックゲート領域／ソース領域
の面積比と等しい。なお図２４に示す従来のＦＥＴ（従
来のＦＥＴ１と称す。）では、バックゲート領域４はチ
ャンネル形成領域６と接していないためｙの値は０とな
る。一方、縦軸は破壊耐量を示し、ＭＩＬ法によるＥＳ
Ｄ耐量を指標としている。このＥＳＤ耐量は、図２４に
示す従来のＦＥＴ１のＥＳＤ耐量を１としたときの比で
示してある。
する。図９は、本実施形態のパワーＦＥＴ（図１）にお
いて、バックゲート領域／ソース領域の比が破壊耐量に
およぼす影響を示す。ソース領域３がチャンネル形成領
域６と接する部分の長さの総和をｘ、バックゲート領域
４がチャンネル形成領域６と接する部分の長さの総和を
ｙとしたときのｙ／ｘの値を横軸にとっている。図１に
示す本実施形態の場合、バックゲート領域／ソース領域
の面積比と等しい。なお図２４に示す従来のＦＥＴ（従
来のＦＥＴ１と称す。）では、バックゲート領域４はチ
ャンネル形成領域６と接していないためｙの値は０とな
る。一方、縦軸は破壊耐量を示し、ＭＩＬ法によるＥＳ
Ｄ耐量を指標としている。このＥＳＤ耐量は、図２４に
示す従来のＦＥＴ１のＥＳＤ耐量を１としたときの比で
示してある。
【００４８】図１０は、本実施形態のパワーＦＥＴ（図
１）において、バックゲート領域／ソース領域の比がオ
ン抵抗におよぼす影響を示す。横軸のとり方は図９と同
様である。縦軸は、オン抵抗値をソース領域３の面積で
除すことによって得られる単位面積あたりのオン抵抗比
をとっており、図２４に示す従来のＦＥＴ１のオン抵抗
を１とし、同一ゲート電圧・ドレイン電流密度としたと
きの比で示してある。
１）において、バックゲート領域／ソース領域の比がオ
ン抵抗におよぼす影響を示す。横軸のとり方は図９と同
様である。縦軸は、オン抵抗値をソース領域３の面積で
除すことによって得られる単位面積あたりのオン抵抗比
をとっており、図２４に示す従来のＦＥＴ１のオン抵抗
を１とし、同一ゲート電圧・ドレイン電流密度としたと
きの比で示してある。
【００４９】従来のＦＥＴ１では、ソース領域からのキ
ャリア放出が電極ゲート電極に沿って行われるのでゲー
ト電極の利用率は良好である。しかしバックゲート領域
４を内部に含むための幅（図２４の横方向）が必要とな
るため、ソース領域３の横幅をあまり狭くとることがで
きず、ソース領域３の面積がある程度広くなる。このた
め単位面積あたりのオン抵抗比は本実施形態と同程度と
なる。したがって本実施形態のバックゲート領域４配置
において、たとえばｙ／ｘの値を０．５以上とすれば、
単位面積あたりのオン抵抗比を従来と同程度としながら
ＥＳＤ耐量を２倍以上に向上できることが分かる。
ャリア放出が電極ゲート電極に沿って行われるのでゲー
ト電極の利用率は良好である。しかしバックゲート領域
４を内部に含むための幅（図２４の横方向）が必要とな
るため、ソース領域３の横幅をあまり狭くとることがで
きず、ソース領域３の面積がある程度広くなる。このた
め単位面積あたりのオン抵抗比は本実施形態と同程度と
なる。したがって本実施形態のバックゲート領域４配置
において、たとえばｙ／ｘの値を０．５以上とすれば、
単位面積あたりのオン抵抗比を従来と同程度としながら
ＥＳＤ耐量を２倍以上に向上できることが分かる。
【００５０】次に図２５に示す従来のＦＥＴ（従来のＦ
ＥＴ２と称す。）との比較を示す。従来のＦＥＴ２は、
バックゲート領域４がゲート電極直下の領域にまではみ
出した構造となっている。このはみ出し部分の図中横方
向の長さがオン抵抗比におよぼす影響を図１１に示す。
図では、はみだし部分の長さのゲート幅に対する比を横
軸にとっている。本実施形態ではバックゲート領域４の
はみ出しがないので、はみ出し長０の点に相当し、オン
抵抗比が最小となっている。
ＥＴ２と称す。）との比較を示す。従来のＦＥＴ２は、
バックゲート領域４がゲート電極直下の領域にまではみ
出した構造となっている。このはみ出し部分の図中横方
向の長さがオン抵抗比におよぼす影響を図１１に示す。
図では、はみだし部分の長さのゲート幅に対する比を横
軸にとっている。本実施形態ではバックゲート領域４の
はみ出しがないので、はみ出し長０の点に相当し、オン
抵抗比が最小となっている。
【００５１】（第二の実施の形態）次に本発明の他の実
施形態について図１２を参照して説明する。この例で
は、平面図に示されるように一導電型の基板５上に、ゲ
ート電極が正方形の周縁に沿った形状を有するように形
成されている。ゲート電極の形状は多角形の周縁または
円の周縁に沿った形状とすることができる。多角形状と
する場合は、四角形、六角形等、複数のＦＥＴを高密度
に配列できるような形状とすることが好ましい。
施形態について図１２を参照して説明する。この例で
は、平面図に示されるように一導電型の基板５上に、ゲ
ート電極が正方形の周縁に沿った形状を有するように形
成されている。ゲート電極の形状は多角形の周縁または
円の周縁に沿った形状とすることができる。多角形状と
する場合は、四角形、六角形等、複数のＦＥＴを高密度
に配列できるような形状とすることが好ましい。
【００５２】ゲート電極は、半導体基板５表面近傍に形
成されたボディウエル７の周縁に沿ってボディウエル７
の周縁を跨ぐように形成されている。このためボディウ
エル７内のゲート電極直下の領域がチャンネル形成領域
６となる。また、ソース領域３およびバックゲート領域
４が、ボディウエル７に内包される姿態で形成されてい
る。バックゲート領域４は、ゲート電極直下のチャンネ
ル形成領域６と接するように形成されている。すなわ
ち、バックゲート領域４がソース領域３を介することな
く直接、チャンネル形成領域６と接する部分を有するこ
ととなる（図１２Ａ−Ａ’断面図）。したがって従来技
術で問題となっていたソース領域３直下の寄生抵抗が発
生せず、チャンネル形成領域６とバックゲート領域４は
ソース配線でソース領域３と接続され、同電位に固定さ
れる。すなわち寄生バイポーラトランジスタのベース電
位がエミッタ電位に固定される。これによりドレイン領
域１、チャンネル形成領域６、ソース領域３で構成され
る寄生バイポーラトランジスタの動作を抑え、破壊耐性
が向上する。さらに、バックゲート領域４の平面方向の
形状は格子状となっており、バックゲート領域４とチャ
ンネル形成領域６の接する部分を確保しつつ一定面積の
ソース領域３が確保されており、ソース領域３とチャン
ネル形成領域６とが接する部分がある程度確保されてい
る。このため、オン抵抗の増大を最小限に抑えられてい
る。
成されたボディウエル７の周縁に沿ってボディウエル７
の周縁を跨ぐように形成されている。このためボディウ
エル７内のゲート電極直下の領域がチャンネル形成領域
６となる。また、ソース領域３およびバックゲート領域
４が、ボディウエル７に内包される姿態で形成されてい
る。バックゲート領域４は、ゲート電極直下のチャンネ
ル形成領域６と接するように形成されている。すなわ
ち、バックゲート領域４がソース領域３を介することな
く直接、チャンネル形成領域６と接する部分を有するこ
ととなる（図１２Ａ−Ａ’断面図）。したがって従来技
術で問題となっていたソース領域３直下の寄生抵抗が発
生せず、チャンネル形成領域６とバックゲート領域４は
ソース配線でソース領域３と接続され、同電位に固定さ
れる。すなわち寄生バイポーラトランジスタのベース電
位がエミッタ電位に固定される。これによりドレイン領
域１、チャンネル形成領域６、ソース領域３で構成され
る寄生バイポーラトランジスタの動作を抑え、破壊耐性
が向上する。さらに、バックゲート領域４の平面方向の
形状は格子状となっており、バックゲート領域４とチャ
ンネル形成領域６の接する部分を確保しつつ一定面積の
ソース領域３が確保されており、ソース領域３とチャン
ネル形成領域６とが接する部分がある程度確保されてい
る。このため、オン抵抗の増大を最小限に抑えられてい
る。
【００５３】なお、従来構造の縦型ＦＥＴではバックゲ
ート領域４の面積を小さくすると、寄生バイポーラトラ
ンジスタの動作を抑える効果がなくなるため、その面積
はソース領域３の面積の１〜２倍必要としていたが、本
実施例ではソース領域面積の３０％程度でも十分効果が
あり、素子面積を小さくできる。本構成において、ソー
ス領域とバックゲート領域４の形状は本質的に任意であ
り長方形にして中心部のバックゲート領域４を削減して
も効果は維持される。この場合さらに面積を縮小でき
る。
ート領域４の面積を小さくすると、寄生バイポーラトラ
ンジスタの動作を抑える効果がなくなるため、その面積
はソース領域３の面積の１〜２倍必要としていたが、本
実施例ではソース領域面積の３０％程度でも十分効果が
あり、素子面積を小さくできる。本構成において、ソー
ス領域とバックゲート領域４の形状は本質的に任意であ
り長方形にして中心部のバックゲート領域４を削減して
も効果は維持される。この場合さらに面積を縮小でき
る。
【００５４】
【実施例】（実施例１）以下、図１〜３を参照してｎチ
ャンネル横型ドレイン構造のＦＥＴに係る第一の実施例
について説明する。
ャンネル横型ドレイン構造のＦＥＴに係る第一の実施例
について説明する。
【００５５】図１は本実施例のＦＥＴの平面図、図２は
そのＡ−Ａ’断面図（ソース領域３を含む断面図）、図
３はそのＢ−Ｂ’断面図である（バックゲート領域４を
含む断面図）。以下、このような構造のＦＥＴの製造方
法を示す。バックゲート領域４およびソース領域はゲー
ト電極２の端部と接している。ゲート電極直下にはチャ
ンネル形成領域６が存在する。ソース領域３がチャンネ
ル形成領域６と接する部分の長さの総和をｘ、バックゲ
ート領域４がチャンネル形成領域６と接する部分の長さ
の総和をｙとしたときに、ｙ／ｘの値は０．７となって
いる。
そのＡ−Ａ’断面図（ソース領域３を含む断面図）、図
３はそのＢ−Ｂ’断面図である（バックゲート領域４を
含む断面図）。以下、このような構造のＦＥＴの製造方
法を示す。バックゲート領域４およびソース領域はゲー
ト電極２の端部と接している。ゲート電極直下にはチャ
ンネル形成領域６が存在する。ソース領域３がチャンネ
ル形成領域６と接する部分の長さの総和をｘ、バックゲ
ート領域４がチャンネル形成領域６と接する部分の長さ
の総和をｙとしたときに、ｙ／ｘの値は０．７となって
いる。
【００５６】まずｎ型基板５表面に、フォトレジストを
マスクとしてイオン注入を行い、ｎ型の低濃度のドレイ
ンウエル９とｐ型のボディウエル７とを形成する（図
４）。不純物注入量はドレインウエル９については１０
9ｃｍ-2程度、ボディウエル７については１０11ｃｍ-2
程度とする。これらの領域は互いに交わらないように形
成することが好ましいが、濃度が安定する限り若干交わ
っていても良い。
マスクとしてイオン注入を行い、ｎ型の低濃度のドレイ
ンウエル９とｐ型のボディウエル７とを形成する（図
４）。不純物注入量はドレインウエル９については１０
9ｃｍ-2程度、ボディウエル７については１０11ｃｍ-2
程度とする。これらの領域は互いに交わらないように形
成することが好ましいが、濃度が安定する限り若干交わ
っていても良い。
【００５７】ドレインウエル９とボディウエル７の不純
物の深さ方向のプロファイルは、必要な耐圧およびオン
抵抗に応じて適宜設定される。プロファイルの制御は、
ボディウエル７領域の表面濃度を求めることのできるタ
ーンオン電圧（スレッショルド電圧）によりイオン注入
のドーズ量で制御することが好ましい。
物の深さ方向のプロファイルは、必要な耐圧およびオン
抵抗に応じて適宜設定される。プロファイルの制御は、
ボディウエル７領域の表面濃度を求めることのできるタ
ーンオン電圧（スレッショルド電圧）によりイオン注入
のドーズ量で制御することが好ましい。
【００５８】つづいて熱酸化によりゲート酸化膜を形成
した後、ポリシリコンをＣＶＤで堆積する。次に、チャ
ンネル形成領域６となる部分の上にゲート電極２が残る
ようにポリシリコンをプラズマエッチングする。ゲート
電極２はドレイン領域１およびチャンネル形成領域６の
境界を跨ぐように形成される（図５）。
した後、ポリシリコンをＣＶＤで堆積する。次に、チャ
ンネル形成領域６となる部分の上にゲート電極２が残る
ようにポリシリコンをプラズマエッチングする。ゲート
電極２はドレイン領域１およびチャンネル形成領域６の
境界を跨ぐように形成される（図５）。
【００５９】つづいてバックゲート領域４部分をフォト
レジストでマスクしてからｎ型のイオン注入により、高
濃度のソース領域３およびドレイン領域１を形成する
（図６）。不純物注入量は１０15ｃｍ-2程度とする。
レジストでマスクしてからｎ型のイオン注入により、高
濃度のソース領域３およびドレイン領域１を形成する
（図６）。不純物注入量は１０15ｃｍ-2程度とする。
【００６０】その後ドレイン・ソース領域３をマスクす
るようにフォトレジストを残してからｐ型の高濃度のバ
ックゲート領域４をイオン注入により形成する。不純物
注入量は１０15ｃｍ-2程度とする。バックゲート領域４
とソース領域３とはゲート電極２に沿って交互に配置さ
れる。図７はバックゲート領域４を含む部分の断面を示
すものである。
るようにフォトレジストを残してからｐ型の高濃度のバ
ックゲート領域４をイオン注入により形成する。不純物
注入量は１０15ｃｍ-2程度とする。バックゲート領域４
とソース領域３とはゲート電極２に沿って交互に配置さ
れる。図７はバックゲート領域４を含む部分の断面を示
すものである。
【００６１】最後にドレイン領域１にドレイン電極１３
を接続し、ソース領域３とバックゲート領域４を共通の
ソース配線でソース電極１２に接続する。これらを各々
ゲート電極２と共に外部の端子に接続する（図７）。
を接続し、ソース領域３とバックゲート領域４を共通の
ソース配線でソース電極１２に接続する。これらを各々
ゲート電極２と共に外部の端子に接続する（図７）。
【００６２】以上のようにしてバックゲート領域４とソ
ース領域３とが交互に配置され、これらがともにチャン
ネル形成領域６に隣接するように形成される。これによ
りバックゲート領域４はチャンネル形成領域６に直接に
隣接することとなる。また、バックゲート領域４はゲー
ト直下のチャンネル形成領域６を実質的に含まない構造
となっている。イオン注入法を用いた場合、不純物は横
方向へも若干拡散するが、その濃度は著しく小さくチャ
ンネル形成領域６を大きく妨げることはない。またイオ
ン注入のエネルギーを小さくすることで横方向への拡散
をさらに小さくすることもできる。
ース領域３とが交互に配置され、これらがともにチャン
ネル形成領域６に隣接するように形成される。これによ
りバックゲート領域４はチャンネル形成領域６に直接に
隣接することとなる。また、バックゲート領域４はゲー
ト直下のチャンネル形成領域６を実質的に含まない構造
となっている。イオン注入法を用いた場合、不純物は横
方向へも若干拡散するが、その濃度は著しく小さくチャ
ンネル形成領域６を大きく妨げることはない。またイオ
ン注入のエネルギーを小さくすることで横方向への拡散
をさらに小さくすることもできる。
【００６３】本実施例の方法によれば、ゲート電極２部
をマスクにセルフアラインでイオン注入するため、上記
のような構造のパワーＦＥＴを煩雑な工程を経ることな
く作製することができる。すなわち本実施例の方法は、
ゲート電極２部をマスクの一部として使うことでソース
領域とバックゲート領域４が効率よく配置するものであ
り、上記構造のＭＯＳＦＥＴを通常のＭＯＳＩＣ製造プ
ロセスを用いて製造することができる。上記のようなバ
ックゲート領域４とソース領域の効率的な配置により、
オン抵抗の低減と寄生バイポーラ動作の抑制という効果
がもたらされる。
をマスクにセルフアラインでイオン注入するため、上記
のような構造のパワーＦＥＴを煩雑な工程を経ることな
く作製することができる。すなわち本実施例の方法は、
ゲート電極２部をマスクの一部として使うことでソース
領域とバックゲート領域４が効率よく配置するものであ
り、上記構造のＭＯＳＦＥＴを通常のＭＯＳＩＣ製造プ
ロセスを用いて製造することができる。上記のようなバ
ックゲート領域４とソース領域の効率的な配置により、
オン抵抗の低減と寄生バイポーラ動作の抑制という効果
がもたらされる。
【００６４】ｐ型のバックゲート領域４とソース領域と
はチャンネル形成領域６に沿って交互に形成されるが、
これらは本実施例のように互いに隣接して配置すること
が好ましい。たとえば図８のように離れた構造とするこ
ともできるが、この場合、レイアウト上の効率化を図る
観点からは、極力、間隔を狭めることが好ましい。
はチャンネル形成領域６に沿って交互に形成されるが、
これらは本実施例のように互いに隣接して配置すること
が好ましい。たとえば図８のように離れた構造とするこ
ともできるが、この場合、レイアウト上の効率化を図る
観点からは、極力、間隔を狭めることが好ましい。
【００６５】上記実施例において、イオン注入は通常の
ガス拡散や固相拡散を使用してもよく、また熱拡散を併
用してもかまわない。このときの熱拡散による横拡がり
でバックゲート領域４がいくらかチャンネル形成領域６
にはみ出すが、前述のように本発明の本質を損なうもの
ではない。さらに、あらかじめゲート電極２から横方向
への拡散を考慮してバックゲート領域４用のマスクを作
成してゲートのセルフアラインの代わりに用いれば、は
み出しのないバックゲート領域４とすることができる。
ガス拡散や固相拡散を使用してもよく、また熱拡散を併
用してもかまわない。このときの熱拡散による横拡がり
でバックゲート領域４がいくらかチャンネル形成領域６
にはみ出すが、前述のように本発明の本質を損なうもの
ではない。さらに、あらかじめゲート電極２から横方向
への拡散を考慮してバックゲート領域４用のマスクを作
成してゲートのセルフアラインの代わりに用いれば、は
み出しのないバックゲート領域４とすることができる。
【００６６】（実施例２）実施例１ではｎチャンネル横
型ドレイン構造のＦＥＴについて説明したが、本実施例
では縦型ドレインのｎチャンネルＦＥＴについて説明す
る。構造の概略を図１２に示す。バックゲート領域４お
よびソース領域はゲート電極２の端部により囲まれる領
域と接している。ゲート電極直下にはチャンネル形成領
域が存在する。ソース領域３がチャンネル形成領域６と
接する部分の長さの総和をｘ、バックゲート領域４がチ
ャンネル形成領域６と接する部分の長さの総和をｙとし
たときに、ｙ／ｘの値は０．６となっている。以下、こ
のような構造を有するＦＥＴを製造する方法について説
明する。
型ドレイン構造のＦＥＴについて説明したが、本実施例
では縦型ドレインのｎチャンネルＦＥＴについて説明す
る。構造の概略を図１２に示す。バックゲート領域４お
よびソース領域はゲート電極２の端部により囲まれる領
域と接している。ゲート電極直下にはチャンネル形成領
域が存在する。ソース領域３がチャンネル形成領域６と
接する部分の長さの総和をｘ、バックゲート領域４がチ
ャンネル形成領域６と接する部分の長さの総和をｙとし
たときに、ｙ／ｘの値は０．６となっている。以下、こ
のような構造を有するＦＥＴを製造する方法について説
明する。
【００６７】まずｎ型の高濃度基板５上にエピタキシャ
ル成長で低濃度のドレイン領域１形成し、ゲート電極２
を網目状に残してからその穴を通してチャンネル形成領
域６となるｐ型ボディウエル７を形成する。不純物注入
量は１０9ｃｍ-2程度とする。不純物の導入方法は本実
施例ではイオン注入法を用いているが、ガス拡散を用い
ることもできる。熱処理を行うとｐ型不純物は横方向に
も拡散し、ゲート電極２の直下に潜り込んでチャンネル
を形成する。同じ窓の中にソース領域３となる高濃度の
ｎ型不純物を導入し、その後バックゲート領域４となる
ｐ型の不純物を導入する。ソース領域およびバックゲー
ト領域形成のための不純物注入量は、１０14ｃｍ-2程度
とする。バックゲート領域４は、実施例１と同様、ゲー
ト電極２部をマスクにセルフアラインで形成される。こ
れによりバックゲート領域４はチャンネル形成領域６に
直接に隣接することとなる。また、バックゲート領域４
はゲート直下のチャンネル形成領域６を実質的に含まな
い構造となる。最後にソース領域とバックゲート領域４
を配線により接続することによりＦＥＴの主要部を作製
することができる。
ル成長で低濃度のドレイン領域１形成し、ゲート電極２
を網目状に残してからその穴を通してチャンネル形成領
域６となるｐ型ボディウエル７を形成する。不純物注入
量は１０9ｃｍ-2程度とする。不純物の導入方法は本実
施例ではイオン注入法を用いているが、ガス拡散を用い
ることもできる。熱処理を行うとｐ型不純物は横方向に
も拡散し、ゲート電極２の直下に潜り込んでチャンネル
を形成する。同じ窓の中にソース領域３となる高濃度の
ｎ型不純物を導入し、その後バックゲート領域４となる
ｐ型の不純物を導入する。ソース領域およびバックゲー
ト領域形成のための不純物注入量は、１０14ｃｍ-2程度
とする。バックゲート領域４は、実施例１と同様、ゲー
ト電極２部をマスクにセルフアラインで形成される。こ
れによりバックゲート領域４はチャンネル形成領域６に
直接に隣接することとなる。また、バックゲート領域４
はゲート直下のチャンネル形成領域６を実質的に含まな
い構造となる。最後にソース領域とバックゲート領域４
を配線により接続することによりＦＥＴの主要部を作製
することができる。
【００６８】本実施例の方法によれば、ゲート電極２部
をマスクにセルフアラインでイオン注入するため、上記
のような構造のパワーＦＥＴを煩雑な工程を経ることな
く作製することができる。すなわち本実施例の方法は、
ゲート電極２部をマスクの一部として使うことでソース
領域とバックゲート領域４が効率よく配置するものであ
り、上記構造のＭＯＳＦＥＴを通常のＭＯＳＩＣ製造プ
ロセスを用いて製造することができる。上記のようなバ
ックゲート領域４とソース領域の効率的な配置により、
オン抵抗の低減と寄生バイポーラ動作の抑制という効果
がもたらされる。
をマスクにセルフアラインでイオン注入するため、上記
のような構造のパワーＦＥＴを煩雑な工程を経ることな
く作製することができる。すなわち本実施例の方法は、
ゲート電極２部をマスクの一部として使うことでソース
領域とバックゲート領域４が効率よく配置するものであ
り、上記構造のＭＯＳＦＥＴを通常のＭＯＳＩＣ製造プ
ロセスを用いて製造することができる。上記のようなバ
ックゲート領域４とソース領域の効率的な配置により、
オン抵抗の低減と寄生バイポーラ動作の抑制という効果
がもたらされる。
【００６９】（実施例３）実施例２の縦型ドレインＦＥ
Ｔのソース領域とバックゲート領域４の配置を変えた例
を図１３に示す。平面図から明らかなようにバックゲー
ト領域４は十字型の形状を有している。バックゲート領
域４およびソース領域はゲート電極２の端部により囲ま
れる領域と接している。ゲート電極直下にはチャンネル
形成領域が存在する。ソース領域３がチャンネル形成領
域６と接する部分の長さの総和をｘ、バックゲート領域
４がチャンネル形成領域６と接する部分の長さの総和を
ｙとしたときに、ｙ／ｘの値は０．３となっている。
Ｔのソース領域とバックゲート領域４の配置を変えた例
を図１３に示す。平面図から明らかなようにバックゲー
ト領域４は十字型の形状を有している。バックゲート領
域４およびソース領域はゲート電極２の端部により囲ま
れる領域と接している。ゲート電極直下にはチャンネル
形成領域が存在する。ソース領域３がチャンネル形成領
域６と接する部分の長さの総和をｘ、バックゲート領域
４がチャンネル形成領域６と接する部分の長さの総和を
ｙとしたときに、ｙ／ｘの値は０．３となっている。
【００７０】本実施例の構造は、ゲート電極２部をマス
クにセルフアラインでイオン注入することにより煩雑な
工程を経ることなく作製することができる。また、バッ
クゲート領域４とソース領域が効率的に配置されている
ため、オン抵抗が低減されるとともに寄生バイポーラ動
作を効果的に抑制できる。
クにセルフアラインでイオン注入することにより煩雑な
工程を経ることなく作製することができる。また、バッ
クゲート領域４とソース領域が効率的に配置されている
ため、オン抵抗が低減されるとともに寄生バイポーラ動
作を効果的に抑制できる。
【００７１】（参考例１）実施例２の縦型ドレインＦＥ
Ｔのソース領域とバックゲート領域４の配置を変えた例
を図１４に示す。平面図から明らかなようにバックゲー
ト領域４は市松模様状に形成されている。この例ではゲ
ート電極２により囲まれた部分にバックゲート領域４が
５カ所設けられている。このうち角部の４カ所はゲート
電極２の端部により囲まれる領域と接しているが、中央
部のバックゲート領域は接していない。ゲート電極直下
にはチャンネル形成領域が存在する。ソース領域３がチ
ャンネル形成領域６と接する部分の長さの総和をｘ、バ
ックゲート領域４がチャンネル形成領域６と接する部分
の長さの総和をｙとしたときに、ｙ／ｘの値は０．０５
となっている。この例に示す半導体装置のＥＤＳ耐量比
は、図２７に示す従来の半導体装置を１としたときに
１．１程度であり、改善効果は小さい。
Ｔのソース領域とバックゲート領域４の配置を変えた例
を図１４に示す。平面図から明らかなようにバックゲー
ト領域４は市松模様状に形成されている。この例ではゲ
ート電極２により囲まれた部分にバックゲート領域４が
５カ所設けられている。このうち角部の４カ所はゲート
電極２の端部により囲まれる領域と接しているが、中央
部のバックゲート領域は接していない。ゲート電極直下
にはチャンネル形成領域が存在する。ソース領域３がチ
ャンネル形成領域６と接する部分の長さの総和をｘ、バ
ックゲート領域４がチャンネル形成領域６と接する部分
の長さの総和をｙとしたときに、ｙ／ｘの値は０．０５
となっている。この例に示す半導体装置のＥＤＳ耐量比
は、図２７に示す従来の半導体装置を１としたときに
１．１程度であり、改善効果は小さい。
【００７２】（実施例５）実施例２の縦型ドレインＦＥ
Ｔのソース領域とバックゲート領域４の配置を変えた例
を図１５に示す。平面図から明らかなようにバックゲー
ト領域４は図１４のバックゲート領域に十字型の部分を
足した形状を有している。バックゲート領域４およびソ
ース領域はゲート電極２の端部により囲まれる領域と接
している。ソース領域３がチャンネル形成領域６と接す
る部分の長さの総和をｘ、バックゲート領域４がチャン
ネル形成領域６と接する部分の長さの総和をｙとしたと
きに、ｙ／ｘの値は１．０となっている。
Ｔのソース領域とバックゲート領域４の配置を変えた例
を図１５に示す。平面図から明らかなようにバックゲー
ト領域４は図１４のバックゲート領域に十字型の部分を
足した形状を有している。バックゲート領域４およびソ
ース領域はゲート電極２の端部により囲まれる領域と接
している。ソース領域３がチャンネル形成領域６と接す
る部分の長さの総和をｘ、バックゲート領域４がチャン
ネル形成領域６と接する部分の長さの総和をｙとしたと
きに、ｙ／ｘの値は１．０となっている。
【００７３】本実施例の構造は、ゲート電極２部をマス
クにセルフアラインでイオン注入することにより煩雑な
工程を経ることなく作製することができる。また、バッ
クゲート領域４とソース領域が効率的に配置されている
ため、オン抵抗が低減されるとともに寄生バイポーラ動
作を効果的に抑制できる。
クにセルフアラインでイオン注入することにより煩雑な
工程を経ることなく作製することができる。また、バッ
クゲート領域４とソース領域が効率的に配置されている
ため、オン抵抗が低減されるとともに寄生バイポーラ動
作を効果的に抑制できる。
【００７４】（実施例６）本実施例は横型ＦＥＴのスト
ライプ端部の構造について改良を加えたものである。図
１６は本実施例のＦＥＴの断面図（バックゲート領域を
含む断面）、図１７はその平面方向の配置を示す上面図
である。ゲート電極２がストライプ状に形成され、その
直下の領域にチャンネル形成領域が存在する。複数のソ
ース領域３と複数のバックゲート領域４とがゲート電極
２（チャンネル形成領域）に沿って交互に配置されてお
り、その両端部にバックゲート領域４が配置されてい
る。ブレークダウン時の電流経路は、図中、点線矢印の
ような経路となるが、本実施例ではこの部分にバックゲ
ート領域４が配置されるため破壊耐性がさらに向上す
る。
ライプ端部の構造について改良を加えたものである。図
１６は本実施例のＦＥＴの断面図（バックゲート領域を
含む断面）、図１７はその平面方向の配置を示す上面図
である。ゲート電極２がストライプ状に形成され、その
直下の領域にチャンネル形成領域が存在する。複数のソ
ース領域３と複数のバックゲート領域４とがゲート電極
２（チャンネル形成領域）に沿って交互に配置されてお
り、その両端部にバックゲート領域４が配置されてい
る。ブレークダウン時の電流経路は、図中、点線矢印の
ような経路となるが、本実施例ではこの部分にバックゲ
ート領域４が配置されるため破壊耐性がさらに向上す
る。
【００７５】（実施例７）本実施例は小電流ＦＥＴの例
である。図１８は本実施例のＦＥＴの平面図、図１９、
２０はその断面図である。バックゲート領域４およびソ
ース領域はゲート電極２の端部と接している。ソース領
域３がチャンネル形成領域と接する部分の長さの総和を
ｘ、バックゲート領域４がチャンネル形成領域と接する
部分の長さの総和をｙとしたときに、ｙ／ｘの値は０．
７となっている。ソース領域３とバックゲート領域４と
は互いに隣接して配置されている。
である。図１８は本実施例のＦＥＴの平面図、図１９、
２０はその断面図である。バックゲート領域４およびソ
ース領域はゲート電極２の端部と接している。ソース領
域３がチャンネル形成領域と接する部分の長さの総和を
ｘ、バックゲート領域４がチャンネル形成領域と接する
部分の長さの総和をｙとしたときに、ｙ／ｘの値は０．
７となっている。ソース領域３とバックゲート領域４と
は互いに隣接して配置されている。
【００７６】本実施例のＦＥＴは、ゲート電極２をマス
クにセルフアラインでイオン注入することにより煩雑な
工程を経ることなく作製することができる。すなわち通
常のＭＯＳＩＣ製造プロセスを用いて製造することがで
きる。また、バックゲート領域４とソース領域が効率的
に配置されているため、オン抵抗が低減されるとともに
寄生バイポーラ動作を効果的に抑制できる。
クにセルフアラインでイオン注入することにより煩雑な
工程を経ることなく作製することができる。すなわち通
常のＭＯＳＩＣ製造プロセスを用いて製造することがで
きる。また、バックゲート領域４とソース領域が効率的
に配置されているため、オン抵抗が低減されるとともに
寄生バイポーラ動作を効果的に抑制できる。
【００７７】（実施例８）本実施例は、ｎ型基板５を用
いｐチャンネルとした小電流ＦＥＴの例である。図２１
は本実施例のＦＥＴの平面図、図２２、２３はその断面
図である。バックゲート領域４およびソース領域はゲー
ト電極２の端部と接している。ソース領域３がチャンネ
ル形成領域６と接する部分の長さの総和をｘ、バックゲ
ート領域４がチャンネル形成領域６と接する部分の長さ
の総和をｙとしたときに、ｙ／ｘの値は０．６となって
いる。ソース領域３とバックゲート領域４とは互いに隣
接して配置されている。
いｐチャンネルとした小電流ＦＥＴの例である。図２１
は本実施例のＦＥＴの平面図、図２２、２３はその断面
図である。バックゲート領域４およびソース領域はゲー
ト電極２の端部と接している。ソース領域３がチャンネ
ル形成領域６と接する部分の長さの総和をｘ、バックゲ
ート領域４がチャンネル形成領域６と接する部分の長さ
の総和をｙとしたときに、ｙ／ｘの値は０．６となって
いる。ソース領域３とバックゲート領域４とは互いに隣
接して配置されている。
【００７８】本実施例のＦＥＴは、ゲート電極２部をマ
スクにセルフアラインでイオン注入することにより煩雑
な工程を経ることなく作製することができる。すなわち
通常のＭＯＳＩＣ製造プロセスを用いて製造することが
できる。また、バックゲート領域４とソース領域が効率
的に配置されているため、オン抵抗が低減されるととも
に寄生バイポーラ動作を効果的に抑制できる。
スクにセルフアラインでイオン注入することにより煩雑
な工程を経ることなく作製することができる。すなわち
通常のＭＯＳＩＣ製造プロセスを用いて製造することが
できる。また、バックゲート領域４とソース領域が効率
的に配置されているため、オン抵抗が低減されるととも
に寄生バイポーラ動作を効果的に抑制できる。
【００７９】上記各実施例の説明から明らかなように、
本発明は電界効果トランジスタのバックゲート領域の構
造に関するものであり、そのゲート電極構造やドレイン
構造に制約されない。また、ＩＣかディスクリートか、
ｎチャンネルかｐチャンネルか、ＭＯＳＦＥＴかＩＧＢ
Ｔか、大電流用か小電流用かといった違いにも制約され
ない。またバックゲート領域４とソース領域の面積比
も、要求されるオン抵抗と寄生バイポーラ動作の抑制効
果を考慮して最適値を選ぶことができる。
本発明は電界効果トランジスタのバックゲート領域の構
造に関するものであり、そのゲート電極構造やドレイン
構造に制約されない。また、ＩＣかディスクリートか、
ｎチャンネルかｐチャンネルか、ＭＯＳＦＥＴかＩＧＢ
Ｔか、大電流用か小電流用かといった違いにも制約され
ない。またバックゲート領域４とソース領域の面積比
も、要求されるオン抵抗と寄生バイポーラ動作の抑制効
果を考慮して最適値を選ぶことができる。
【００８０】
【発明の効果】以上説明したように本発明の半導体装置
は、チャンネル形成領域と隣接するようにソース領域お
よびバックゲート領域が配置され、バックゲート領域は
ゲート電極直下の領域を実質的に含まないように形成さ
れているため、チャンネル抵抗の増加を抑えつつ寄生バ
イポーラトランジスタの動作が防止され、破壊耐性に優
れる。また本発明の半導体装置の製造方法は、ゲート電
極をマスクとして不純物注入によりバックゲート領域を
形成するため、ソース領域と隣接し、ゲート電極直下の
領域を実質的に含まないバックゲート領域を通常のＭＯ
ＳＩＣプロセスを用いて形成することができる。
は、チャンネル形成領域と隣接するようにソース領域お
よびバックゲート領域が配置され、バックゲート領域は
ゲート電極直下の領域を実質的に含まないように形成さ
れているため、チャンネル抵抗の増加を抑えつつ寄生バ
イポーラトランジスタの動作が防止され、破壊耐性に優
れる。また本発明の半導体装置の製造方法は、ゲート電
極をマスクとして不純物注入によりバックゲート領域を
形成するため、ソース領域と隣接し、ゲート電極直下の
領域を実質的に含まないバックゲート領域を通常のＭＯ
ＳＩＣプロセスを用いて形成することができる。
【図１】本発明の半導体装置の一例を示す上面図であ
る。
る。
【図２】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図３】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図４】本発明の半導体装置の製造方法の一例を示す工
程断面図である。
程断面図である。
【図５】本発明の半導体装置の製造方法の一例を示す工
程断面図である。
程断面図である。
【図６】本発明の半導体装置の製造方法の一例を示す工
程断面図である。
程断面図である。
【図７】本発明の半導体装置の製造方法の一例を示す工
程断面図である。
程断面図である。
【図８】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図９】バックゲート領域／ソース領域の比と破壊耐性
との関係を示すグラフである。
との関係を示すグラフである。
【図１０】バックゲート領域／ソース領域の比とオン抵
抗比との関係を示すグラフである。
抗比との関係を示すグラフである。
【図１１】バックゲート領域のはみ出し長とオン抵抗比
との関係を示すグラフである。
との関係を示すグラフである。
【図１２】本発明の半導体装置の一例を示す断面図およ
び上面図である。
び上面図である。
【図１３】本発明の半導体装置の一例を示す断面図およ
び上面図である。
び上面図である。
【図１４】参考例１に係る半導体装置の断面図および上
面図である。
面図である。
【図１５】本発明の半導体装置の一例を示す断面図およ
び上面図である。
び上面図である。
【図１６】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図１７】本発明の半導体装置の一例を示す上面図であ
る。
る。
【図１８】本発明の半導体装置の一例を示す上面図であ
る。
る。
【図１９】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図２０】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図２１】本発明の半導体装置の一例を示す上面図であ
る。
る。
【図２２】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図２３】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図２４】従来の半導体装置の一例を示す上面図および
断面図である。
断面図である。
【図２５】従来の半導体装置の一例を示す上面図および
断面図である。
断面図である。
【図２６】従来の半導体装置の一例を示す上面図および
断面図である。
断面図である。
【図２７】従来の半導体装置の一例を示す上面図および
断面図である。
断面図である。
１ ドレイン領域 ２ ゲート電極 ３ ソース領域 ４ バックゲート領域 ５ 基板 ６ チャンネル形成領域 ７ ボディウエル ８ 寄生抵抗 ９ ドレインウエル １２ ソース電極 １３ ドレイン電極 １４ ポリシリコン １５ ゲート酸化膜
Claims (18)
- 【請求項１】 半導体基板と、該半導体基板上に形成さ
れたゲート電極と、該ゲート電極の直下の部分に形成さ
れた一導電型のチャンネル形成領域とを有し、該チャン
ネル形成領域の一方の脇に隣接して逆導電型のドレイン
領域が形成され、該チャンネル形成領域の他方の脇に隣
接して該チャンネル形成領域に沿って逆導電型のソース
領域と一導電型のバックゲート領域とが交互に形成さ
れ、該バックゲート領域は該ゲート電極直下の領域を実
質的に含まず、該バックゲート領域と該ソース領域とは
配線により接続されたことを特徴とする半導体装置。 - 【請求項２】 前記ソース領域と前記バックゲート領域
とが、それぞれ複数形成されたことを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記バックゲート領域と前記ソース領域
とは互いに隣接して配置されたことを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】 前記ソース領域が前記チャンネル形成領
域と接する部分の長さの総和をｘ、前記バックゲート領
域が前記チャンネル形成領域と接する部分の長さの総和
をｙとしたときに、ｙ／ｘの値が０．１以上１．０以下
であることを特徴とする請求項１乃至３いずれかに記載
の半導体装置。 - 【請求項５】 前記複数のソース領域と前記複数のバッ
クゲート領域とが前記チャンネル形成領域に沿って交互
に配置され、その両端部にバックゲート領域が配置され
たことを特徴とする請求項１乃至４いずれかに記載の半
導体装置。 - 【請求項６】 所定の方向に延在形成された一導電型の
チャンネル形成領域と、前記チャンネル形成領域の一辺
に沿って形成された逆導電型の第１の領域と、前記一辺
と対向する前記チャンネル形成領域の他辺のうち第１の
部位に沿って形成された逆導電型の第２の領域と、前記
他辺のうち前記第１の部位を除いた第２の部位に沿って
形成された前記一導電型のバックゲート領域とを備え、
前記第２の領域と前記チャンネル形成領域との接触面お
よび前記バックゲート領域とチャンネル形成領域との接
触面は実質的に同一の平面に形成されていることを特徴
とする半導体装置。 - 【請求項７】 所定の方向に延在形成された一導電型の
チャンネル形成領域と、前記チャンネル形成領域の一辺
に沿って形成された逆導電型の第１の領域と、前記一辺
と対向する前記チャンネル形成領域の他辺のうち第１の
部位に沿って形成された逆導電型の第２の領域と、前記
他辺のうち前記第１の部位を除いた第２の部位に沿って
形成された前記一導電型のバックゲート領域とを備え、
前記第２の領域と前記チャンネル形成領域との接触面お
よび前記バックゲート領域とチャンネル形成領域との接
触面は、前記バックゲート領域が前記第２の領域と前記
チャンネル形成領域との間のキャリアの動作を阻害しな
い程度に同一の平面に形成されていることを特徴とする
半導体装置。 - 【請求項８】 半導体基板と、該半導体基板上に、多角
形の周縁または円の周縁に沿った形状で配置されたゲー
ト電極と、該ゲート電極の直下の部分に形成された一導
電型のチャンネル形成領域とを有し、該チャンネル形成
領域によって囲まれた部分に前記チャンネル形成領域に
隣接して、逆導電型のソース領域および一導電型のバッ
クゲート領域が形成され、前記チャンネル形成領域によ
って囲まれた部分の外側に前記チャンネル形成領域に隣
接して逆導電型のドレイン領域が形成され、該バックゲ
ート領域は該ゲート電極直下の領域を実質的に含まず、
該バックゲート領域と該ソース領域とは配線により接続
されたことを特徴とする半導体装置。 - 【請求項９】 前記ゲート電極が多角形の周縁に沿った
形状で配置された請求項８に記載の半導体装置。 - 【請求項１０】 前記チャンネル形成領域によって囲ま
れた部分の角部内側に前記チャンネル形成領域と接する
ようにバックゲート領域が設けられた請求項９に記載の
半導体装置。 - 【請求項１１】 前記ソース領域が前記チャンネル形成
領域と接する部分の長さの総和をｘ、前記バックゲート
領域が前記チャンネル形成領域と接する部分の長さの総
和をｙとしたときに、ｙ／ｘの値が０．１以上１．０以
下であることを特徴とする請求項８乃至１０いずれかに
記載の半導体装置。 - 【請求項１２】 半導体基板と、該半導体基板表面近傍
に形成された一導電型のボディウエルと、該ボディウエ
ルに内包される姿態で形成された逆導電型のソース領域
および一導電型のバックゲート領域と、該半導体基板上
に該ボディウエルの周縁に沿って該ボディウエルの周縁
を跨ぐように形成されたゲート電極とを有し、前記ボデ
ィウエル内の前記ゲート電極の直下の部分にチャンネル
形成領域を有し、前記バックゲート領域は、該チャンネ
ル形成領域によって囲まれた部分に該チャンネル形成領
域に隣接して形成されたことを特徴とする半導体装置。 - 【請求項１３】 前記ゲート電極は多角形の周縁に沿っ
た形状で配置されたことを特徴とする請求項１２に記載
の半導体装置。 - 【請求項１４】 前記チャンネル形成領域によって囲ま
れた部分の角部内側に前記チャンネル形成領域と接する
ようにバックゲート領域が設けられた請求項１３に記載
の半導体装置。 - 【請求項１５】 前記ソース領域が前記チャンネル形成
領域と接する部分の長さの総和をｘ、前記バックゲート
領域が前記チャンネル形成領域と接する部分の長さの総
和をｙとしたときに、ｙ／ｘの値が０．１以上１．０以
下であることを特徴とする請求項１２乃至１４いずれか
に記載の半導体装置。 - 【請求項１６】 半導体基板上にゲート電極を形成する
工程と、該ゲート電極をマスクとして、イオン注入法に
より該ゲート電極直下の領域の一方の脇に一導電型のソ
ース領域を形成し、他方の脇に一導電型のドレイン領域
および逆導電型のバックゲート領域を交互に配置される
ように形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項１７】 半導体基板に一導電型のドレインウエ
ルと、逆導電型のボディウエルとを隣接するように交互
に形成する工程と、ドレインウエルとボディウエルの境
界を跨ぐようにゲート電極を形成する工程と、該ゲート
電極をマスクとしてイオン注入によりドレインウエル内
に一導電型のドレイン領域を形成する工程と、該ゲート
電極をマスクの一部としてイオン注入によりボディウエ
ル内に一導電型のソース領域を形成する工程と、該ゲー
ト電極をマスクの一部としてイオン注入によりボディウ
エル内に逆導電型のバックゲート領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１８】 半導体基板に一導電型のドレイン領域
を形成する工程と、該ドレイン領域の表面に多角形の周
縁または円の周縁に沿った形状でゲート電極を形成する
工程と、該ゲート電極をマスクとして該ゲート電極によ
って囲まれた領域に不純物を導入し、逆導電型のボディ
ウエルを形成する工程と、該ゲート電極をマスクの一部
として該ゲート電極によって囲まれた領域の一部に不純
物を導入し、一導電型のソース領域を形成する工程と、
該ゲート電極をマスクの一部として該ゲート電極によっ
て囲まれた領域の一部に不純物を導入し、逆導電型のバ
ックゲート領域を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106498A JP3120389B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置 |
| US09/292,631 US6215138B1 (en) | 1998-04-16 | 1999-04-15 | Semiconductor device and its fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106498A JP3120389B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307763A true JPH11307763A (ja) | 1999-11-05 |
| JP3120389B2 JP3120389B2 (ja) | 2000-12-25 |
Family
ID=14435110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106498A Expired - Fee Related JP3120389B2 (ja) | 1998-04-16 | 1998-04-16 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6215138B1 (ja) |
| JP (1) | JP3120389B2 (ja) |
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| JP4966351B2 (ja) * | 2009-09-24 | 2012-07-04 | 株式会社東芝 | 半導体装置 |
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| US11476279B2 (en) | 2020-08-06 | 2022-10-18 | Globalfoundries U.S. Inc. | Devices with staggered body contacts |
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