JPH09213943A - パワーmosfetの製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、ゲート、ソース電極間の短絡が発
生せず、しかもボンディング強度の強いパワーMOSF
ETの製造方法を提供する。 【解決手段】 パワーMOSFETの製造工程におい
て、上記ソースパッド領域下部にゲート電極セルを形成
せず、かつワイヤボンディング条件として振動周波数6
0kHzを用いる。
生せず、しかもボンディング強度の強いパワーMOSF
ETの製造方法を提供する。 【解決手段】 パワーMOSFETの製造工程におい
て、上記ソースパッド領域下部にゲート電極セルを形成
せず、かつワイヤボンディング条件として振動周波数6
0kHzを用いる。
Description
【0001】
【発明の属する技術分野】この発明は自動車用の縦型半
導体装置であるパワーMOSFETの製造方法に関する
ものである。
導体装置であるパワーMOSFETの製造方法に関する
ものである。
【0002】
【従来の技術】図6に従来構造の自動車用縦型パワーM
OSFETの平面図を示す。図中、1は裏面がドレイン
電極である半導体基板、2はゲートパッド、3はソース
パッドで、図7は、図6のソースパッド3のA−A’に
おける断面図である。図7では、半導体基板1内にn+
層4、n-層5が形成されている。また、n-層中にp層
6が拡散により形成され、p層中にn+層7が形成され
ている。更に、p層6およびn+層7をまたぐように絶
縁層13を介してゲート層8が設けられ、p層6、n+
層7を短絡するようにソース電極9が形成される。また
半導体基板1の裏面にはドレイン電極10が形成されて
いる。11は素子表面を機械的に保護するガラスコート
である。図6に示すように、ソース電極はソースパッド
3上に、ゲート電極はゲートパッド2にそれぞれ引き出
され、例えば図8に示すようにAl−Si等のボンディ
ングワイヤ14によって外部と接続される。
OSFETの平面図を示す。図中、1は裏面がドレイン
電極である半導体基板、2はゲートパッド、3はソース
パッドで、図7は、図6のソースパッド3のA−A’に
おける断面図である。図7では、半導体基板1内にn+
層4、n-層5が形成されている。また、n-層中にp層
6が拡散により形成され、p層中にn+層7が形成され
ている。更に、p層6およびn+層7をまたぐように絶
縁層13を介してゲート層8が設けられ、p層6、n+
層7を短絡するようにソース電極9が形成される。また
半導体基板1の裏面にはドレイン電極10が形成されて
いる。11は素子表面を機械的に保護するガラスコート
である。図6に示すように、ソース電極はソースパッド
3上に、ゲート電極はゲートパッド2にそれぞれ引き出
され、例えば図8に示すようにAl−Si等のボンディ
ングワイヤ14によって外部と接続される。
【0003】
【発明が解決しようとする課題】従って、上記ワイヤボ
ンディングは、ボンディング部分14aにおいて所定の
接合面積及び接合抵抗等を確保するために、通常110
kHz程度の周波数でボンディングワイヤに超音波振動
を与え、摩擦熱による溶解を利用してボンディングワイ
ヤとソースパッドを接合するしているが、いまだ素子不
良発生率は数%程度である一方、接合強度としても十分
なものが得られていない。そこで、本発明は上記素子不
良原因を究明して解消するとともに十分な接合強度を得
ることができるパワーMOSFETを製造することを目
的とする。
ンディングは、ボンディング部分14aにおいて所定の
接合面積及び接合抵抗等を確保するために、通常110
kHz程度の周波数でボンディングワイヤに超音波振動
を与え、摩擦熱による溶解を利用してボンディングワイ
ヤとソースパッドを接合するしているが、いまだ素子不
良発生率は数%程度である一方、接合強度としても十分
なものが得られていない。そこで、本発明は上記素子不
良原因を究明して解消するとともに十分な接合強度を得
ることができるパワーMOSFETを製造することを目
的とする。
【0004】
【課題を解決するための手段】本発明者は鋭意検討の結
果、図6および図7に示すパワーMOSFETを製造す
るにあたり、基板1上にゲート電極セルを縦横に配置
し、上記ボンディングワイヤを接続するソースパッド領
域3(1100μm×650μm)を採用すると、その
下部にもゲート電極セルが位置し、一般にパワー用素子
に用いられる直径300μmのボンディングワイヤ14
を用いてボンディングを行うと、図8に示すようにボン
ディングワイヤ接続部の下部に必ずゲート電極セルが位
置することとなる。他方、ボンディング周波数とボンデ
ィング強度との関係をみると、周波数が大きくなるに従
ってボンディング強度分布領域が小さい領域で分布する
のが観測される(図5(a)および(b)比較参照)。
図5(a)は振動周波数60kHz、(b)は従来の条
件である振動周波数110kHzでボンディングを行っ
た時のボンディング強度の分布を示す。かかるボンディ
ン強度の分布は、ボンディング後に引張り試験(ピ−ル
試験)を行うことにより測定した。図5から明らかなよ
うに、振動周波数を60kHzとすることによりボンデ
ィング強度の向上が可能となり、素子の仕様として一定
値以上のボンディング強度が要求される場合には、製品
の歩留りが向上する。また、110kHzでボンディン
グすると、60kHzでボンディングした場合に比し
て、ボンディングワイヤ14とソースパッド領域3の接
続面積と接続抵抗には増減はないが、接合強度の低下を
招くこととなった。
果、図6および図7に示すパワーMOSFETを製造す
るにあたり、基板1上にゲート電極セルを縦横に配置
し、上記ボンディングワイヤを接続するソースパッド領
域3(1100μm×650μm)を採用すると、その
下部にもゲート電極セルが位置し、一般にパワー用素子
に用いられる直径300μmのボンディングワイヤ14
を用いてボンディングを行うと、図8に示すようにボン
ディングワイヤ接続部の下部に必ずゲート電極セルが位
置することとなる。他方、ボンディング周波数とボンデ
ィング強度との関係をみると、周波数が大きくなるに従
ってボンディング強度分布領域が小さい領域で分布する
のが観測される(図5(a)および(b)比較参照)。
図5(a)は振動周波数60kHz、(b)は従来の条
件である振動周波数110kHzでボンディングを行っ
た時のボンディング強度の分布を示す。かかるボンディ
ン強度の分布は、ボンディング後に引張り試験(ピ−ル
試験)を行うことにより測定した。図5から明らかなよ
うに、振動周波数を60kHzとすることによりボンデ
ィング強度の向上が可能となり、素子の仕様として一定
値以上のボンディング強度が要求される場合には、製品
の歩留りが向上する。また、110kHzでボンディン
グすると、60kHzでボンディングした場合に比し
て、ボンディングワイヤ14とソースパッド領域3の接
続面積と接続抵抗には増減はないが、接合強度の低下を
招くこととなった。
【0005】そこで、本発明者らは鋭意研究の結果、パ
ワーMOSFETの製造工程において、上記ソースパッ
ド領域下部に従来通りp型ウエル領域は形成するがゲー
ト電極セルを形成せず、ソース電極上に直接60kHz
前後、即ち50〜70kHzの振動周波数を用いてワイ
ヤボンディングを行うと、ゲート電極、ソース電極間の
短絡による不良発生率を低減しつつ、ボンディング強度
のより大きいパワーMOSFETが製造できることを見
出し、本発明を完成した。
ワーMOSFETの製造工程において、上記ソースパッ
ド領域下部に従来通りp型ウエル領域は形成するがゲー
ト電極セルを形成せず、ソース電極上に直接60kHz
前後、即ち50〜70kHzの振動周波数を用いてワイ
ヤボンディングを行うと、ゲート電極、ソース電極間の
短絡による不良発生率を低減しつつ、ボンディング強度
のより大きいパワーMOSFETが製造できることを見
出し、本発明を完成した。
【0006】即ち、本発明は、ボンディングワイヤ接合
部の下部にゲート電極が配置されないようにパワーMO
SFETの基板を作製し、ボンディングワイヤを50k
Hzから70kHzの振動周波数で上記ボンディングワ
イヤ接続部に超音波ボンディングすることを特徴とする
パワーMOSFETの製造方法である。
部の下部にゲート電極が配置されないようにパワーMO
SFETの基板を作製し、ボンディングワイヤを50k
Hzから70kHzの振動周波数で上記ボンディングワ
イヤ接続部に超音波ボンディングすることを特徴とする
パワーMOSFETの製造方法である。
【0007】本発明は縦型パワーMOSFETに適用す
るのに適しており、その場合の作製工程は、半導体基板
上に形成したn型層内に、ソースパッドの下部領域がp
型ウエル領域となるように該p型ウエル領域を形成する
工程と、該p型ウエル領域を覆うようにソース電極を形
成する工程を含む。
るのに適しており、その場合の作製工程は、半導体基板
上に形成したn型層内に、ソースパッドの下部領域がp
型ウエル領域となるように該p型ウエル領域を形成する
工程と、該p型ウエル領域を覆うようにソース電極を形
成する工程を含む。
【0008】また、上記ボンディングワイヤの振動周波
数を50〜70kHzとしたのは、60kHzに対する
装置上のばらつきを考慮に入れたからである。
数を50〜70kHzとしたのは、60kHzに対する
装置上のばらつきを考慮に入れたからである。
【0009】本発明において使用されるボンディングワ
イヤの直径は、100〜300μm程度であるが、30
0μm前後、即ち270〜330μmであることが好ま
しい。上記振動周波数において良好なボンディング強度
が得られるからである。
イヤの直径は、100〜300μm程度であるが、30
0μm前後、即ち270〜330μmであることが好ま
しい。上記振動周波数において良好なボンディング強度
が得られるからである。
【0010】また、本発明において使用される上記ボン
ディングワイヤは、従来使用される各種ワイヤを使用す
ることができるが、アルミニウムワイヤであるのが好ま
しい。上記振動周波数において良好なボンディング強度
が得られるからである。
ディングワイヤは、従来使用される各種ワイヤを使用す
ることができるが、アルミニウムワイヤであるのが好ま
しい。上記振動周波数において良好なボンディング強度
が得られるからである。
【0011】
【発明の実施の形態】図1は、本発明にかかるパワーM
OSFETの平面図であり、1は裏面がドレイン電極で
ある半導体基板、2はゲートパッド、3はソースパッド
である。図2は、図1のソースパッド3のA−A’にお
ける断面図を示す。図2においては、図7に示す従来技
術にかかるパワーMOSFETと同様に、半導体基板1
内にn+層4、n-層5が形成されている。また、n-層
5中にp層6およびソースパッドの下部領域全域がp型
ウエル領域となるようにp層12が拡散により形成さ
れ、さらにp層5中にn+層7が形成されている。次
に、p層6およびn+層7をまたぐように絶縁層13を
介してゲート層8が設けられ、p層6および12、n+
層7を短絡するようにソース電極9が形成される。半導
体基板1の裏面にはドレイン電極10が形成されてい
る。また、11は素子表面を機械的に保護するガラスコ
ートである。外部との接続は、従来技術と同様にソース
電極はソースパッド3上で、ゲート電極はゲートパッド
2上で夫々引き出され、ワイヤボンディングにより接続
されることにより行われる。
OSFETの平面図であり、1は裏面がドレイン電極で
ある半導体基板、2はゲートパッド、3はソースパッド
である。図2は、図1のソースパッド3のA−A’にお
ける断面図を示す。図2においては、図7に示す従来技
術にかかるパワーMOSFETと同様に、半導体基板1
内にn+層4、n-層5が形成されている。また、n-層
5中にp層6およびソースパッドの下部領域全域がp型
ウエル領域となるようにp層12が拡散により形成さ
れ、さらにp層5中にn+層7が形成されている。次
に、p層6およびn+層7をまたぐように絶縁層13を
介してゲート層8が設けられ、p層6および12、n+
層7を短絡するようにソース電極9が形成される。半導
体基板1の裏面にはドレイン電極10が形成されてい
る。また、11は素子表面を機械的に保護するガラスコ
ートである。外部との接続は、従来技術と同様にソース
電極はソースパッド3上で、ゲート電極はゲートパッド
2上で夫々引き出され、ワイヤボンディングにより接続
されることにより行われる。
【0012】図4は本発明のパワーMOSFETの製造
工程を示した工程図であり、工程図中のA−A’は図1
のソースパッド3のA−A’における断面に対応する。
従ってA−A’の長さはソースパッドの横方向の長さ6
50μmであり、また縦方向の長さ(図示せず)は11
00μmである。まず(a)に示すように、半導体基板
1内にn+層4(図示せず)、n-層5を形成し、該n-
層5中に、レジストマスク15を用いて、ソースパッド
の下部領域がp型領域となるようにp型ウエル領域12
を、MOSFETのチャネル部分形成用にp型ウエル領
域をそれぞれボロンの熱拡散で形成する。次に、(b)
に示すように、工程(a)のレジストマスク15を除去
後、上記p型ウエル領域12の全面およびp型ウエル領
域6の一部を覆うようにレジストマスク16を形成し、
リンの熱拡散により、p型ウエル16中にパワーMOS
FETのソース領域となるn+層7を形成する。本発明
では、ソースパッド領域3の下部にパワーMOSFET
のゲート電極セルを形成しないことを特徴とするため、
上記工程中ソースパッド領域3はレジストマスク16に
より覆われている。次に、工程(b)で用いたレジスト
マスク16除去後、(c)に示すようにレジストマスク
17を形成し、更に(d)に示すように該レジストマス
ク17を用いて基板上にSiO2からなる絶縁膜13、
シリコンからなるゲート電極8を形成する。続いて
(e)に示すように、上記レジストマスク17を除去し
た後、新たにレジストマスク18を用いて再度SiO2
からなる絶縁膜を形成し、該レジストマスク18を除去
して(f)に示すようにゲート電極セルを形成する。該
ゲート電極セルは、上記ソースパッド領域3を除き、基
板上に均等に配置されている。次に(g)に示すように
全面にアルミニウムを蒸着し、ゲート電極9を形成した
後、(h)に示すようにソースパッド領域3を除いて素
子表面保護のためにガラスコート11を形成する。最後
に裏面にドレイン電極10を形成し、図2に示すパワー
MOSFETが完成する。外部との接続工程は、上述の
ように上記ソースパッド領域3に例えば直径300μm
のアルミニウムワイヤのボンディングを行うことで可能
となる。
工程を示した工程図であり、工程図中のA−A’は図1
のソースパッド3のA−A’における断面に対応する。
従ってA−A’の長さはソースパッドの横方向の長さ6
50μmであり、また縦方向の長さ(図示せず)は11
00μmである。まず(a)に示すように、半導体基板
1内にn+層4(図示せず)、n-層5を形成し、該n-
層5中に、レジストマスク15を用いて、ソースパッド
の下部領域がp型領域となるようにp型ウエル領域12
を、MOSFETのチャネル部分形成用にp型ウエル領
域をそれぞれボロンの熱拡散で形成する。次に、(b)
に示すように、工程(a)のレジストマスク15を除去
後、上記p型ウエル領域12の全面およびp型ウエル領
域6の一部を覆うようにレジストマスク16を形成し、
リンの熱拡散により、p型ウエル16中にパワーMOS
FETのソース領域となるn+層7を形成する。本発明
では、ソースパッド領域3の下部にパワーMOSFET
のゲート電極セルを形成しないことを特徴とするため、
上記工程中ソースパッド領域3はレジストマスク16に
より覆われている。次に、工程(b)で用いたレジスト
マスク16除去後、(c)に示すようにレジストマスク
17を形成し、更に(d)に示すように該レジストマス
ク17を用いて基板上にSiO2からなる絶縁膜13、
シリコンからなるゲート電極8を形成する。続いて
(e)に示すように、上記レジストマスク17を除去し
た後、新たにレジストマスク18を用いて再度SiO2
からなる絶縁膜を形成し、該レジストマスク18を除去
して(f)に示すようにゲート電極セルを形成する。該
ゲート電極セルは、上記ソースパッド領域3を除き、基
板上に均等に配置されている。次に(g)に示すように
全面にアルミニウムを蒸着し、ゲート電極9を形成した
後、(h)に示すようにソースパッド領域3を除いて素
子表面保護のためにガラスコート11を形成する。最後
に裏面にドレイン電極10を形成し、図2に示すパワー
MOSFETが完成する。外部との接続工程は、上述の
ように上記ソースパッド領域3に例えば直径300μm
のアルミニウムワイヤのボンディングを行うことで可能
となる。
【0013】表1は、本実施の形態にかかる方法(振動
周波数;60kHz)、従来の方法(振動周波数;11
0kHz)および従来の方法で振動周波数を60kHz
とした方法における、ゲート電極、ソース電極短絡に起
因する素子不良発生率の比較である。
周波数;60kHz)、従来の方法(振動周波数;11
0kHz)および従来の方法で振動周波数を60kHz
とした方法における、ゲート電極、ソース電極短絡に起
因する素子不良発生率の比較である。
【表1】 上述のように、本実施の形態ではソースパッド領域3下
部にゲート電極セルを形成せず、拡散によりp層12を
形成する図2のような構造としたため、表1に示すよう
に、ソースパッド領域3へのワイヤボンディングを振動
周波数60kHzのボンディング条件で行った場合で
も、従来技術で見られたようなゲート電極8とソース電
極9との短絡が発生せず(図3)、かかる短絡に起因す
る素子不良発生率をほぼ0%とすることが可能となる。
尚、本実施の形態では、ソースパッド領域下にゲート電
極セルを形成しないが、当該パワーMOSFETには複
数のゲート電極セルが並列に配置されているため、全体
の素子特性には影響を与えない。
部にゲート電極セルを形成せず、拡散によりp層12を
形成する図2のような構造としたため、表1に示すよう
に、ソースパッド領域3へのワイヤボンディングを振動
周波数60kHzのボンディング条件で行った場合で
も、従来技術で見られたようなゲート電極8とソース電
極9との短絡が発生せず(図3)、かかる短絡に起因す
る素子不良発生率をほぼ0%とすることが可能となる。
尚、本実施の形態では、ソースパッド領域下にゲート電
極セルを形成しないが、当該パワーMOSFETには複
数のゲート電極セルが並列に配置されているため、全体
の素子特性には影響を与えない。
【0014】さらに、ワイヤボンディング条件としても
振動周波数60kHzのボンディング条件が使用できる
ため、ボンディング強度試験(ピール試験)におけるボ
ンディング強度の分布も従来の分布図5(b)から図5
(a)に示すような分布とすることができ、素子の仕様
として一定値以上のボンディング強度が要求される場合
の製品の歩留りの向上を図ることが可能となる。
振動周波数60kHzのボンディング条件が使用できる
ため、ボンディング強度試験(ピール試験)におけるボ
ンディング強度の分布も従来の分布図5(b)から図5
(a)に示すような分布とすることができ、素子の仕様
として一定値以上のボンディング強度が要求される場合
の製品の歩留りの向上を図ることが可能となる。
【0015】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、ソースパッド領域下部にゲート電極セルを配置
せず、超音波ボンディングの振動周波数として60kH
zを用いることにより、素子不良の発生率を0%に抑制
し、かつボンディング強度の高いパワーMOSFETの
製造が可能となる。
よれば、ソースパッド領域下部にゲート電極セルを配置
せず、超音波ボンディングの振動周波数として60kH
zを用いることにより、素子不良の発生率を0%に抑制
し、かつボンディング強度の高いパワーMOSFETの
製造が可能となる。
【図1】 本発明の実施の形態にかかる自動車用パワー
MOSFETの平面図である。
MOSFETの平面図である。
【図2】 本発明の実施の形態にかかる自動車用パワー
MOSFETの断面図である。
MOSFETの断面図である。
【図3】 本発明の実施の形態にかかる自動車用パワー
MOSFETのワイヤボンディング後の断面図である。
MOSFETのワイヤボンディング後の断面図である。
【図4】 本発明の実施の形態にかかる自動車用パワー
MOSFETの製造工程断面図である。
MOSFETの製造工程断面図である。
【図5】 (a)ワイヤボンディング振動周波数が60
kHzの時のワイヤのボンディング強度分布である。 (b)ワイヤボンディング振動周波数が110kHzの
時のワイヤのボンディング強度分布である。
kHzの時のワイヤのボンディング強度分布である。 (b)ワイヤボンディング振動周波数が110kHzの
時のワイヤのボンディング強度分布である。
【図6】 従来の自動車用パワーMOSFETを示す平
面図である。
面図である。
【図7】 従来の自動車用パワーMOSFETを示す断
面図である。
面図である。
【図8】 従来の自動車用パワーMOSFETのワイヤ
ボンディング後の断面図である。
ボンディング後の断面図である。
1 半導体基板、2 ゲートパッド、3 ソースパッ
ド、4 n+層、5 n-層、6 p層、7 n+層、8
ゲート電極、9 ソース電極、10 ドレイン電極、
11 ガラスコート、12 p層、13 絶縁層、14
ボンディングワイヤ、14a ボンディング接合部、
15 マスク、16 マスク、17 マスク、18 マ
スク。
ド、4 n+層、5 n-層、6 p層、7 n+層、8
ゲート電極、9 ソース電極、10 ドレイン電極、
11 ガラスコート、12 p層、13 絶縁層、14
ボンディングワイヤ、14a ボンディング接合部、
15 マスク、16 マスク、17 マスク、18 マ
スク。
Claims (5)
- 【請求項1】 パワーMOSFETのソースパッド下部
にゲート電極が配置されないようにパワーMOSFET
の基板を作製し、該ソースパッドにボンディングワイヤ
を50kHzから70kHzの振動周波数で超音波ボン
ディングすることを特徴とするパワーMOSFETの製
造方法。 - 【請求項2】 上記パワーMOSFETが縦型のパワー
MOSFETであって、半導体基板上に形成したn型層
内に、上記ソースパッドの下部領域がp型ウエル領域と
なるように該p型ウエル領域を形成する工程と、該p型
ウエル領域を覆うようにソース電極を形成する工程を含
むことを特徴とする請求項1に記載のパワーMOSFE
Tの製造方法。 - 【請求項3】 上記ボンディングワイヤの振動周波数が
60kHzであることを特徴とする請求項1に記載のパ
ワーMOSFETの製造方法。 - 【請求項4】 上記ボンディングワイヤの直径が300
μmであることを特徴とする請求項1に記載のパワーM
OSFETの製造方法。 - 【請求項5】 上記ボンディングワイヤがアルミニウム
ワイヤであることを特徴とする請求項1に記載のパワー
MOSFETの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8012740A JPH09213943A (ja) | 1996-01-29 | 1996-01-29 | パワーmosfetの製造方法 |
US08/681,554 US5831338A (en) | 1996-01-29 | 1996-07-23 | Power MOSFET and method of preparing the same |
KR1019960040586A KR100213471B1 (ko) | 1996-01-29 | 1996-09-18 | 파워 엠오에스에프이티 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8012740A JPH09213943A (ja) | 1996-01-29 | 1996-01-29 | パワーmosfetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09213943A true JPH09213943A (ja) | 1997-08-15 |
Family
ID=11813832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8012740A Pending JPH09213943A (ja) | 1996-01-29 | 1996-01-29 | パワーmosfetの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5831338A (ja) |
JP (1) | JPH09213943A (ja) |
KR (1) | KR100213471B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002314086A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Mosfet |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3120389B2 (ja) * | 1998-04-16 | 2000-12-25 | 日本電気株式会社 | 半導体装置 |
US6642577B2 (en) * | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
DE102016116273B4 (de) | 2016-08-31 | 2024-07-18 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zum Bilden eines Halbleiterbauelements |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4067039A (en) * | 1975-03-17 | 1978-01-03 | Motorola, Inc. | Ultrasonic bonding head |
US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
US4907734A (en) * | 1988-10-28 | 1990-03-13 | International Business Machines Corporation | Method of bonding gold or gold alloy wire to lead tin solder |
JPH03233972A (ja) * | 1990-02-08 | 1991-10-17 | Matsushita Electron Corp | 半導体装置用電極およびその製造方法 |
JP2721607B2 (ja) * | 1991-11-25 | 1998-03-04 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP2944840B2 (ja) * | 1993-03-12 | 1999-09-06 | 株式会社日立製作所 | 電力用半導体装置 |
US5455442A (en) * | 1993-11-17 | 1995-10-03 | Harris Corporation | COMFET switch and method |
-
1996
- 1996-01-29 JP JP8012740A patent/JPH09213943A/ja active Pending
- 1996-07-23 US US08/681,554 patent/US5831338A/en not_active Expired - Fee Related
- 1996-09-18 KR KR1019960040586A patent/KR100213471B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002314086A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Mosfet |
Also Published As
Publication number | Publication date |
---|---|
KR100213471B1 (ko) | 1999-08-02 |
US5831338A (en) | 1998-11-03 |
KR970060526A (ko) | 1997-08-12 |
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