JP2721607B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体基板内部に評
価用デバイスを広範囲に構成できる半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の量産製造時に、製造
された半導体素子のできばえを評価することにより、量
産ラインの管理を行うのが一般的である。

【０００３】図２２はＴＥＧ（Test Element Group）に
よるデバイス評価方法を示す説明図である。同図に示す
ように、量産されたウェハ１３の一部にＴＥＧ１４を適
当に配置し（図２２では３個）する。ＴＥＧ１４は電流
増幅率、抵抗、ｐｎ接合の耐圧、トランジスタの閾値電
圧等のプロセスパラメータが測定できるように構成され
ており、このＴＥＧ１４を検査することにより、ウエハ
１３に製造された半導体素子のできばえの評価が行え
る。

【０００４】図２３は、モニタ用トランジスタをによる
デバイス評価方法を示す説明図である。同図に示すよう
に、ウェハ１３上に製造された各集積回路（ＩＣ）チッ
プ１にそれぞれ１個のウェハプロセスモニタ用トランジ
スタ１５を作りこんでいる。

【０００５】図２４は、図２３で示したＩＣチップ１の
詳細を示す説明図である。同図に示すように、標準セル
ベース方式で製造される複数の標準セルからなる標準セ
ルブロック１７，１７間の電気的接続が配線１８により
行われる。そして、標準セルブロック１７及び配線１８
が形成されていないＩＣチップ１上にモニタ用トランジ
スタ１５を形成している。このモニタ用トランジスタ１
５の各電極はモニタ用配線１９を介してトランジスタ評
価用パッド１６に電気的に接続される。このトランジス
タ評価用パッド１６に外部テスタの触針を接触させて、
モニタ用トランジスタ１５の特性を検査することができ
る。

【０００６】図２５はモニタ用トランジスタ１５の平面
図、図２６はそのＡ−Ａ断面図である。同図において、
６５はｎ型エピタキシャル領域、６６はｐ型拡散領域、
６７はｎ型拡散領域である。したがって、モニタ用トラ
ンジスタ１５は、ｎ型エピタキシャル領域６５をコレク
タとし、ｐ型拡散領域をベースとし、ｎ型拡散領域をエ
ミッタとしたｎｐｎバイポーラトランジスタとなる。こ
のモニタ用トランジスタを標本として、その電気的特性
を検査することにより、ＩＣチップ１内に作り込まれた
半導体素子のできばえの評価が行える。

【０００７】

【発明が解決しようとする課題】以上説明したように、
従来の半導体装置は、ＩＣチップ上に実装される半導体
素子の評価用にＴＥＧを設けたり、モニタ用トランジス
タを設けたりしていた。

【０００８】しかしながら、ウェハ上にＴＥＧを作り込
む方法では、ウェハ面内の製造バラツキを考慮した評価
を全く行えないという問題点があった。

【０００９】一方、各ＩＣチップ上に１個のモニタ用ト
ランジスタを設ける方法は、ＬＳＩ規模になると、１つ
のＩＣチップ上に１０００〜１０万個のトランジスタが
構成されるため、実際に製造されるトランジスタの数に
比べモニタ用トランジスタの数が少なすぎ、標本として
不十分であり、実装される半導体素子の正確な評価を行
うには限界があるという問題点があった。

【００１０】この発明は上記問題点を解決するためにな
されたもので、ＬＳＩレベルで集積化された半導体チッ
プから形成されても、そのできばえを正確に評価するこ
とができる半導体装置及びその製造方法を得ることを目
的とする。

【００１１】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、半導体基板と、該半導体基板内
に形成された複数の半導体素子と、前記複数の半導体素
子間の配線領域に設けられ、前記複数の半導体素子間の
電気的接続を行う金属配線層と、前記半導体基板上に前
記金属配線層と独立に形成された評価用パッドと、前記
配線領域下に形成された絶縁膜と、前記絶縁膜下に形成
され、電極領域を有する評価用デバイスとを備え、前記
電極領域は前記評価用パッドと電気的に接続される。

【００１２】また、この発明にかかる請求項２記載の半
導体装置の製造方法は、半導体基板を準備するステップ
と、前記半導体基板内において、実装半導体素子形成領
域と評価用デバイス形成領域とを分離するステップと、
前記実装半導体素子形成領域内に複数の半導体素子を形
成するステップと、前記評価用デバイス形成領域内に電
気的特性の検査が可能な電極領域を有する評価用デバイ
スを形成するステップと、前記評価用デバイス形成領域
上に絶縁膜を形成するステップと、前記評価用デバイス
形成領域上において前記絶縁膜上に形成され、前記複数
の半導体素子間を電気的に接続する金属配線層を形成す
るステップと、前記金属配線層とは電気的に独立して、
前記電極領域と電気的に接続する評価用パッドを形成す
るステップとを備えて構成されている。

【００１３】

【作用】この発明の請求項１記載の半導体装置は、評価
用デバイスを配線領域下に金属配線層とは絶縁膜を介し
て形成する。配線領域が半導体基板内に占める割合は比
較的大きいため、配線領域下に形成される評価用デバイ
ス全体の形成面積は規模の大きなものとなる。

【００１４】また、請求項２記載の半導体装置の製造方
法では、評価用デバイス形成領域上が金属配線層の形成
領域、すなわち、請求項１記載の配線領域となる。した
がって、請求項１記載の半導体装置と同様、評価用デバ
イスを配線領域下に金属配線層とは絶縁膜を介して形成
するため、配線領域下に形成される評価用デバイス全体
の形成面積は規模の大きなものとなる。

【００１５】

【実施例】図１はこの発明の第１の実施例である標準セ
ル方式で製造された半導体装置を示す平面図である。同
図に示すように、ＩＣチップ１内に複数の標準セルブロ
ック２が設けられる。そして、標準セルブロック２，２
間に設けられたアルミ配線領域８にアルミ配線層（図示
せず）を形成して、各標準セルブロック２，２間の電気
的接続を図る。

【００１６】図２は図１で示した半導体装置のアルミ配
線領域８の下層部を模式的に示す平面模式図、図３が図
２のＢ−Ｂ線周辺を示す平面模式図、図４は図２及び図
３のＢ−Ｂ断面を示す断面図である。これらの図に示す
ように、アルミ配線領域８（アルミ配線層１８）下にお
いて、アルミ配線領域８下の外周領域にｐ型分離領域３
が形成され、その内周領域にｎ型エピタキシャル領域４
が形成される。そして、ｎ型エピタキシャル領域４内の
表面内周領域にｐ型拡散領域５が形成され、さらに、ｐ
型拡散領域５の表面内周領域にｎ型拡散領域６が形成さ
れる。なお、２０はｐ型基板、７は酸化膜である。

【００１７】したがって、ｎ型エピタキシャル領域４を
コレクタ、ｐ型拡散領域５をベース、ｎ型拡散領域６を
エミッタとした、ｎｐｎバイポーラトランジスタが評価
用デバイスとして、アルミ配線領域８下に形成される。

【００１８】図５は評価用バイポーラトランジスタの各
電極領域と評価用パッド１６との電気的接続状況を示し
た平面図である。同図に示すように、各電極領域４〜６
の一部をアルミ配線領域８の下層以外にも形成し、アル
ミ配線領域８の下層外の各電極領域４〜６上にそれぞれ
コンタクトホール４０を設け、このコンタクトホール４
０を介することにより、評価用パッド１６と電極領域４
〜６それぞれとの電気的接続をアルミ配線層１９を形成
することにより行っている。

【００１９】図６〜図９は、第１の実施例の半導体装置
の製造方法を示す断面図である。以下、これらの図を参
照しつつ、その製造方法について説明する。

【００２０】まず、図６に示すように、ｐ型基板２０の
表面に選択的にアンチモンを熱拡散させて、ｎ型埋め込
み層２１を形成し、ｎ型埋め込み層２１を含むｐ型基板
２０上全面に、エピタキシャル成長法によりｎ型エピタ
キシャル層２２を形成する。

【００２１】そして、図７に示すように、ボロンを選択
的に熱拡散し、ｎ型エピタキシャル層２２に選択的にｐ
型分離領域３を形成することにより、ｎ型エピタキシャ
ル層２２を分離し、実装トランジスタ形成領域５０（５
０Ａ及び５０Ｂ）及び評価用トランジスタ形成領域５１
それぞれに、ｎ型エピタキシャル層２２の島であるｎ型
エピタキシャル領域４を形成し、その後、酸化膜７を全
面に形成する。

【００２２】次に、図８に示すように、ｎ型エピタキシ
ャル領域４の表面にボロンを選択的に熱拡散してｐ型拡
散領域５を形成する。さらに、ｎ型エピタキシャル領域
４及びｐ型拡散領域５それぞれの表面にリンを選択的に
熱拡散してｎ型拡散領域６及び６′を形成する。

【００２３】その後、図９に示すように、実装トランジ
スタ形成領域５０Ａ及び５０Ｂに形成されたｐ型拡散領
域５、ｎ型拡散領域６及び６′上の酸化膜７にコンタク
トホール５２を形成する。この時、図５で示した評価用
トランジスタのコンタクトホール４０も同時に形成す
る。そして、全面にアルミ層を形成後、パターニングし
てアルミ配線層１８を形成する。この時、図５に示した
アルミ配線層１９及び評価用パッド１６も同時に形成す
る。

【００２４】その結果、実装トランジスタ形成領域５０
にはアルミ配線層１８により電気的接続が行われる実装
ｎｐｎバイポーラトランジスタが形成され、評価用トラ
ンジスタ形成領域５１にはアルミ配線層１９により評価
用パッド１６に電気的に接続される評価用ｎｐｎバイポ
ーラトランジスタが形成される。

【００２５】そして、実装トランジスタ形成領域５０Ａ
に形成されたｎｐｎバイポーラトランジスタと実装トラ
ンジスタ形成領域５０Ｂに形成されたｎｐｎバイポーラ
トランジスタとの電気的接続が、評価用トランジスタ形
成領域５１上にアルミ配線層１８を形成することにより
行われる。すなわち、実装トランジスタ形成領域５０Ａ
と５０Ｂとがそれぞれ図１における異なる標準セルブロ
ック２に相当し、評価用トランジスタ形成領域５１上が
図１のアルミ配線領域８に相当する。

【００２６】したがって、評価用ｎｐｎバイポーラトラ
ンジスタは、アルミ配線領域８の形成面積とほぼ同程度
の面積で形成することができる。標準セルベース方式で
は、ＩＣチップ１内におけるセルブロック間配線用のア
ルミ配線領域８の占める割合は高いため、標本として十
分な形成面積を有している。その結果、評価用バイポー
ラトランジスを検査することにより、十分に信頼性の高
い実装トランジスタの評価を行うことができる。

【００２７】また、必要不可欠なアルミ配線領域８下
に、評価用バイポーラトランジスを作り込むことになる
ため、評価用バイポーラトランジスタの形成がＩＣチッ
プ１の集積度を損ねることはない。

【００２８】図１０は、この発明の第２の実施例である
標準セル方式で製造された半導体装置を示す平面図であ
る。同図に示すように、第１の実施例同様、ＩＣチップ
１内に複数の標準セルブロック２が設けられる。そし
て、標準セルブロック２，２間に設けられたアルミ配線
領域８にアルミ配線層（図示せず）を形成して、各標準
セルブロック２，２間の電気的接続を図るとともに、ア
ルミ配線領域８下に評価用ダイオード（図示せず）を形
成する。

【００２９】図１１は評価用ダイオードの平面構造を示
す平面図、図１２が図１１のＣ−Ｃ断面を示す断面図で
ある。これらの図に示すように、アルミ配線領域８（ア
ルミ配線層１８）下において、ｎ型シリコン基板３１の
表面にｐ型ウェル３３が形成され、さらに、ｐ型ウェル
３３の表面にｎ型拡散領域４３が選択的に形成される。
なお、３７はフィールド酸化膜、４４は層間絶縁膜であ
る。

【００３０】したがって、ｐ型ウェル領域３３をアノー
ド、ｎ型拡散領域４３をカソードとしたダイオードが評
価用デバイスとして、アルミ配線領域８下に形成され
る。

【００３１】図１３〜図２１は第２の実施例の半導体装
置の製造方法を示す断面図である。以下、これらの図を
参照してその製造方法を説明する。

【００３２】まず、図１３に示すように、ｎ型のシリコ
ン基板３１の全面に酸化膜３２を形成後、酸化膜３２上
から選択的にボロンを打ち込み、ドライブインすること
によりｐ型ウェル領域３３を選択的に形成する。

【００３３】次に、図１４に示すように、酸化膜３２を
全面除去した後、改めてバッファ酸化膜３４を形成し、
酸化膜３４上に酸化されにくい性質のある窒化膜３５を
デポジションし、窒化膜３５上にレジスト３６を塗布す
る。そして、レジスト３６を所定のパターンでパターン
ニングし、パターニングされたレジスト３５をマスクと
してエッチング処理を施し、窒化膜３５をパターニング
する。

【００３４】そして、図１５に示すように、窒化膜３５
をマスクとして、高温処理を施してフィールド酸化膜３
７を形成することにより、ＬＯＣＯＳ分離を行った後、
図１６に示すように、バッファ酸化膜３４及び窒化膜３
５を除去する。その結果、実装トランジスタ形成領域５
３（５３Ａ及び５３Ｂ）と評価用ダイオード形成領域５
４に分離される。

【００３５】次に、図１７に示すように、ｐウェル領域
３３の表面にゲート酸化膜３８を形成し、さらに、全面
にポリシリコン層３９を形成する。そして、図１８に示
すように、ポリシリコン層３９上にレジスト４２を塗布
し、レジスト４２を所定のパターンでパターニングし、
パターニングされたレジスト４２をマスクとしてエッチ
ング処理を施すことにより、実装トランジスタ形成領域
５３Ａ及び５３Ｂのゲート酸化膜３８上ににゲート電極
４１を形成する。このとき、評価用ダイオード形成領域
５４のゲート酸化膜３８上には、ゲート電極４１は形成
しない。

【００３６】次に、図１９に示すように、ヒ素をイオン
注入法によりシリコン基板３１中に選択的に打ち込みド
ライブインすることにより、実装トランジスタ形成領域
５３Ａ，５３Ｂ及び評価用ダイオード形成領域５４にお
けるｐ型ウェル領域４内の表面に選択的に高濃度なｎ型
拡散領域４３を形成する。

【００３７】そして、図２０に示すように、全面に層間
絶縁膜４４をデポジションし、その後、図２１に示すよ
うに、実装トランジスタ形成領域５３Ａ及び５３Ｂに形
成されたｎ型拡散領域４３上に選択的にコンタクトホー
ル４５を設ける。そして、全面にアルミ層を形成後、パ
ターニングしてアルミ配線層４６を形成する。

【００３８】その結果、実装トランジスタ形成領域５３
Ａ及び５３Ｂにはアルミ配線層４６により電気的接続が
行われ、ｎ型拡散領域４３をドレイン，ソース領域とし
たｎ型ＭＯＳトランジスタが形成され、評価用ダイオー
ド形成領域５４にはｐ型ウェル領域３３とｎ型拡散領域
４３とのｐｎ接合からなる評価用ダイオードが形成され
る。なお、評価用ダイオード形成領域５４におけるｐ型
ウェル領域３３，ｎ型拡散領域４３それぞれと図示しな
い評価用パッドとの電気的接続は、第１の実施例と同様
に、ｐ型ウェル領域３３，ｎ型拡散領域４３の一部をア
ルミ配線領域８の下層以外にも形成し、アルミ配線領域
８の下層外に形成されたｐ型ウェル領域３３，ｎ型拡散
領域４３上の層間絶縁膜４４にコンタクトホールを設
け、コンタクトホール，評価用パッド間に、アルミ配線
層４６とは独立した別のアルミ配線層を形成することに
より行われる。

【００３９】そして、実装トランジスタ形成領域５３Ａ
に形成されたＮＭＯＳトランジスタと実装トランジスタ
形成領域５３Ｂに形成されたＮＭＯＳトランジスタとの
電気的接続が、評価用トダイオード形成領域５４上にア
ルミ配線層４６を形成することにより行われる。すなわ
ち、実装トランジスタ形成領域５３Ａと５３Ｂとがそれ
ぞれ図１０における異なる標準セルブロック２に相当
し、評価用ダイオード形成領域５４上が図１０のアルミ
配線領域８に相当する。

【００４０】したがって、評価用ダイオードは、アルミ
配線領域８の形成面積とほぼ同程度の面積で形成できる
ため、第１の実施例同様、評価用ダイオードを検査する
ことにより、十分信頼性の高い評価を行うことができ
る。

【００４１】トランジスタ、ダイオード等の評価用デバ
イスは、アルミ配線領域８の幅が評価用デバイスの形成
に必要な最小寸法を有していれば、ＩＣチップ上に作り
込むことができる。また、評価用デバイスは、トランジ
スタ、ダイオードに限らず、金属層からなる抵抗でもよ
く、種々のものが考えられ、その評価する内容によっ
て、評価用デバイスの種類、パターン寸法を変化させる
ことにより、目的に適合した半導体装置の評価を行うこ
とができる。

【００４２】なお、第１及び第２の実施例では、評価用
パッドと評価用デバイスとの電気的接続は、アルミ配線
領域８の下層以外に評価用デバイスの一部を形成し、ア
ルミ配線領域８の下層外で、評価用パッドと評価用デバ
イスとの配線層を形成する例を示したが、これに限ら
ず、多層配線技術を利用することにより、アルミ配線層
領域８上でアルミ配線層１８とは独立した配線層を形成
して評価用パッドと評価用デバイスとの電気的接続を行
うこともできる。

【００４３】また、標準セル方式で製造された半導体装
置に限らず、どのような半導体装置であっても評価用デ
バイスが形成可能な幅を有する配線領域を備えた半導体
装置であればこの発明を適用することができる。

【００４４】また、第１及び第２の実施例では、アルミ
配線領域８の下層に比較的大きな評価用デバイスを１個
作り込んだ例を示したが、これに限定されず、アルミ配
線領域８の下層領域を複数の領域に分割し、各分割領域
にそれぞれ評価用デバイスを作り込む構成でもよい。

【００４５】

【発明の効果】以上説明したように、この発明の請求項
１記載の半導体装置によれば、評価用デバイスを配線領
域下に金属配線層とは絶縁膜を介して形成しており、配
線領域が半導体基板内に占める割合は比較的大きいた
め、配線領域下に形成される評価用デバイス全体の形成
面積は規模の大きなものとなる。

【００４６】その結果、請求項１記載の半導体装置にお
ける評価用デバイスは、標本として十分な形成面積を有
することができるため、この評価用デバイスを検査する
ことにより、十分に信頼性の高い評価を行うことができ
る。また、必要不可欠な配線領域下に、評価用デバイス
を作り込むことになるため、評価用デバイスの形成はな
んら集積度を損ねない。

【００４７】また、請求項２記載の半導体装置の製造方
法によれば、評価用デバイス形成領域上が金属配線層の
形成領域、すなわち、請求項１記載の配線領域となる。
したがって、請求項１記載の半導体装置と同様、評価用
デバイスを配線領域下に金属配線層とは絶縁膜を介して
形成するため、配線領域下に形成される評価用デバイス
全体の形成面積は規模の大きなものとなる。

【００４８】その結果、請求項２記載の製造方法により
製造される半導体装置の評価用デバイスは、標本として
十分な形成面積を有することができるため、この評価用
デバイスを検査することにより、十分に信頼性の高い評
価を行うことができる。また、必要不可欠な配線領域下
に、評価用デバイスを作り込むことになるため、評価用
デバイスの形成はなんら集積度を損ねない。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体装置を示
す平面図である。

【図２】第１の実施例の半導体装置の評価用トランジス
タを示す平面模式図である。

【図３】図２におけるＢ−Ｂ線周辺を示す平面模式図で
ある。

【図４】図２におけるＢ−Ｂ断面を示す断面図である。

【図５】第１の実施例の半導体装置の評価用パッド周辺
を示す平面模式図である。

【図６】第１の実施例の半導体装置の製造方法を示す断
面図である。

【図７】第１の実施例の半導体装置の製造方法を示す断
面図である。

【図８】第１の実施例の半導体装置の製造方法を示す断
面図である。

【図９】第１の実施例の半導体装置の製造方法を示す断
面図である。

【図１０】この発明の第２の実施例である半導体装置を
示す平面図である。

【図１１】第２の実施例における評価用ダイオードを示
す平面模式図である。

【図１２】図１１におけるＣ−Ｃ断面を示す断面図であ
る。

【図１３】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図１４】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図１５】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図１６】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図１７】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図１８】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図１９】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図２０】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図２１】第２の実施例の半導体装置の製造方法を示す
断面図である。

【図２２】ＴＥＧを有した従来のウェハを示す表面概念
図である。

【図２３】評価用トランジスタを有した従来のウェハを
示す表面概念図である。

【図２４】図２２で示したＩＣチップの詳細を示す表面
概念図である。

【図２５】図２３で示した評価用トランジスタを示す平
面図である。

【図２６】図２４におけるＡ−Ａ断面図である。

【符号の説明】

１ ＩＣチップ ２ 標準セルブロック ４ ｎ型エピタキシャル領域 ５ ｐ型拡散領域 ６ ｎ型拡散領域 ８ アルミ配線領域 １６ 評価用パッド １８ アルミ配線層 １９ 評価用アルミ配線層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−262145（ＪＰ，Ａ) 特開 昭62−237742（ＪＰ，Ａ) 特開 昭50−32881（ＪＰ，Ａ) 特開 平１−134280（ＪＰ，Ａ) 特開 昭63−150936（ＪＰ，Ａ) 特開 平１−233749（ＪＰ，Ａ) 特開 昭63−126263（ＪＰ，Ａ) 特開 昭62−169355（ＪＰ，Ａ) 特開 昭62−237741（ＪＰ，Ａ) 特開 昭60−10638（ＪＰ，Ａ) 特開 平４−365347（ＪＰ，Ａ) 特開 昭63−222439（ＪＰ，Ａ) 実開 昭63−167753（ＪＰ，Ｕ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 該半導体基板内に形成された複数の半導体素子と、 前記複数の半導体素子間の配線領域に設けられ、前記複
   数の半導体素子間の電気的接続を行う金属配線層と、前記半導体基板上に前記金属配線層と独立に形成された
   評価用パッドと、 前記配線領域下に形成された絶縁膜と、 前記絶縁膜下に形成され、電極領域を有する評価用デバ
   イスとを備え、前記電極領域は前記評価用パッドと電気
   的に接続される、 半導体装置。
2. 【請求項２】 半導体基板を準備するステップと、 前記半導体基板内において、実装半導体素子形成領域と
   評価用デバイス形成領域とを分離するステップと、 前記実装半導体素子形成領域内に複数の半導体素子を形
   成するステップと、 前記評価用デバイス形成領域内に電気的特性の検査が可
   能な電極領域を有する評価用デバイスを形成するステッ
   プと、前記評価用デバイス形成領域上に絶縁膜を形成するステ
   ップと、 前記評価用デバイス形成領域上において前記絶縁膜上に
   形成され、前記複数の半導体素子間を電気的に接続する
   金属配線層を形成するステップと、 前記金属配線層とは電気的に独立して、前記電極領域と
   電気的に接続する評価用パッドを形成するステップとを
   備える、 半導体装置の製造方法。