JP2004031859A

JP2004031859A - 半導体装置及びその製造方法

Info

Publication number: JP2004031859A
Application number: JP2002189318A
Authority: JP
Inventors: Katsuyoshi Kamihisa; 上久　勝義
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-01-29

Abstract

【課題】シリサイド層の膜厚や拡散層の深さが小さくなる場合に、電極上に測定端子となる針が接触しても接合破壊が発生することがない製造プロセスを管理する半導体装置及びその製造方法を提供する。
【解決手段】シリサイド層上に測定端子の針を接触させても、パッドとなるシリサイド層は針圧によって破壊されても、拡散層上にパッド電極となる第２半導体層が存在し、緩衝材として働くので拡散層が破壊されることがない。したがって、拡散層とウェルがショートすることがなく、安定して欠陥の電気的評価をすることができる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、製造プロセスを管理する半導体装置及びその製造方法に関し、特に欠陥評価パターンを用いて電気的にオープンまたはショートを評価する評価素子に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程において、製造工程で発生する欠陥は半導体層の歩留りに大きく影響を及ぼす。欠陥管理手法としては、光学的に欠陥を見つける手法が多く取り入れられているが、ここで発見される欠陥全てが歩留りに影響するのではなく、一部が歩留まりに影響する欠陥（以下、キラー欠陥と言う）であり、他のものは歩留りに影響しない欠陥である。このキラー欠陥を電気的に検出するため、評価素子となる欠陥評価パターンを作製して電気的評価から製造工程を管理することも重要になってきている。一般に、欠陥管理を行う製造工程を対象として、評価素子を有する半導体装置をショートループで形成する。
【０００３】
従来の評価素子について、図面を参照しながら説明する。なお、評価素子となる欠陥評価パターンは、欠陥を検出するパターン本体部と測定用の電極部とで構成される。図５（ａ）はショート用欠陥評価パターンのレイアウト図、図５（ｂ）はオープン及びショート用欠陥評価パターンのレイアウト図、図５（ｃ）は欠陥評価パターン本体部の部分断面図、図５（ｄ）は欠陥評価パターン電極部の断面図、および図５（ｅ）はウェル電極部の断面図である。
【０００４】
図５（ａ）に示すように、ショート用欠陥評価パターンは、測定するテスターの針が接触する電極１０１，１０２と、電極１０１から引き伸ばされているパターン１０３と、電極１０２から引き伸ばされているパターン１０４とが形成され、パターン１０３とパターン１０４は接触しないようにレイアウトされる。また、電極１０５はウェルと接続しており、例えばウェルがｎ型半導体層の場合、電極１０５もｎ型半導体層で形成する。一方、電極１０１、電極１０２、パターン１０３およびパターン１０４はｐ型半導体層で形成する。そして、電極１０５でウェル電位を設定し、電極１０１と電極１０２に電圧をかけて電流を測定することにより、電気的な欠陥を測定することができる。この場合、電流が閾値以上になると、パターン１０３とパターン１０４の間にショート欠陥が存在する。
【０００５】
また、図５（ｂ）に示すように、オープン及びショート用欠陥評価パターンは、電極１０６と電極１０７を接続するパターン１０８と、電極１０９から引き伸ばされているパターン１１０とが形成され、パターン１０８とパターン１１０は接触しないようにレイアウトされる。また、電極１１１はウェルと接続しており、例えばウェルがｎ型半導体層の場合、電極１１１もｎ型半導体層で形成する。一方、電極１０６、電極１０７、パターン１０８、電極１０９およびパターン１１０はｐ型半導体層で形成する。そして、電極１１１でウェル電位を設定し、電極１０６と電極１０７に電圧をかけて電流を測定し、電流が閾値以下ならば、パターン１０８にオープン欠陥が存在する。また、電極１０６または電極１０７と電極１０９に電圧をかけて電流を測定し、電流が閾値以上になると、パターン１０８とパターン１１０の間にショート欠陥が存在する。
【０００６】
図５（ｃ）に示すように、欠陥評価パターンの本体部（パターン１０３、パターン１０４、パターン１０８およびパターン１１０）は、半導体基板１１２上に形成されたウェル１１３と、パターン１１４の周囲に形成されてお互いを分離する酸化シリコン膜１１５と、ウェル１１３の上部に形成された反対導電形の拡散層１１６と、拡散層１１６の表面に形成された電気抵抗が低いシリサイド層１１７と、パターン１１４間の表面リークを防止するため保護膜１１８で覆われている。例えば、ウェル１１２がｎ型半導体層の場合、拡散層１１６はｐ型半導体層である。
【０００７】
図５（ｄ）に示すように、欠陥評価パターンの電極部（電極１０１、電極１０２、電極１０６、電極１０７および電極１０９）は、半導体基板１１２上に形成されたウェル１１３と、ウェル１１３の周囲に形成されて他のパターンと分離する酸化シリコン膜１１５と、ウェル１１３の上部に形成された反対導電形の拡散層１１６と、拡散層１１６の表面には電気抵抗が低いシリサイド層１１７が形成されている。
【０００８】
図５（ｅ）に示すように、ウェル電極部（電極１０５、電極１１１）は、半導体基板１１２上に形成されたウェル１１３と、ウェル１１３の周囲に形成されて他のパターンと分離する酸化シリコン膜１１５と、ウェル１１３の上部に形成された同じ導電形の拡散層１１９と、拡散層１１９の表面には電気抵抗が低いシリサイド層１１７が形成されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の従来例では微細化が進むにつれて、図５（ｄ）に示した電極構造では、シリサイド層１１７の膜厚や拡散層１１６の深さが小さくなり、テスターの針を電極に接触させるとその圧力でシリサイド層１１７や拡散層１１６を破壊してしまう。この様子を図６に示す。
【００１０】
すなわち、シリサイド層１１７上に測定端子の針１２０を接触させる際、十分な針圧がないと所望の電圧が電極にかからず、正確な測定ができなくなる。一方、電圧が正確にかかるように針圧を上げていくと、シリサイド層１１７や拡散層１１６を破壊し、その結果として接合破壊１２１が発生する。そのため、針１２０とウェル１１３の間がショートしてしまい、電気的に欠陥測定ができなくなる課題を有していた。
【００１１】
また、絶縁膜を堆積した後、コンタクトを形成してアルミニウムからなるメタル電極を形成する方法もあるが、コンタクトからメタル電極を形成するまでの工程欠陥の増加や工程数の増加などの問題を有する。
【００１２】
本発明は、上記課題を解決するために創作されたものであり、シリサイド層１１７の膜厚や拡散層１１６の深さが小さくなる場合に、電極上に測定端子となる針１２０が接触しても接合破壊１２１が発生することはなく、また、メタル電極を形成する必要のない製造プロセスを管理する半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、欠陥評価パターンからなる評価素子とを有する半導体装置において、基板上に形成された一方導電型の第１半導体層と、第１半導体層のパッド電極領域の周囲に形成された絶縁体層と、パッド電極領域上に形成された他方導電型の第２半導体層と、第２半導体層の表面に形成されたシリサイド層とを備えたことを特徴とする。
【００１４】
この構成によって、シリサイド層上に測定端子の針を接触させても、パッドとなるシリサイド層は針圧によって破壊されても、拡散層上にパッド電極となる第２半導体層が存在し、緩衝材として働くので拡散層が破壊されることがない。したがって、拡散層とウェルがショートすることがなく、安定して欠陥の電気的評価をすることができる。
【００１５】
また、上記の半導体装置において、第２半導体層下に形成された他方導電型の第１拡散層と、パッド電極領域と接続する評価パターン領域の周囲にも形成された絶縁体層と、評価パターン領域に形成された他方導電型の第２拡散層と、第２拡散層の表面にシリサイド層とを備えたことが好ましい。
【００１６】
また、上記の半導体装置において、半導体装置はＭＯＳトランジスタをさらに備え、評価素子のパッド電極となる第２半導体層が、ＭＯＳトランジスタのゲート電極と同時に形成されたことが好ましい。
【００１７】
また、上記の目的を達成するため、本発明は、欠陥評価パターンからなる評価素子とを有する半導体装置の製造方法において、基板上に一方導電型の第１半導体層を形成する工程と、第１半導体層のパッド電極領域の周囲に絶縁体層を形成する工程と、パッド電極領域上に他方導電型の第２半導体層を形成する工程と、第２半導体層の表面にシリサイド層を形成する工程とを備えたことを特徴とする。
【００１８】
この構成によって、パッド電極となる第２半導体層はＭＯＳトランジスタのゲート電極と同時に形成されるので、従来のようなコンタクトからメタル電極を形成する工程を付加することなく、欠陥評価パターンを作製することができる。したがって、僅かな工程を付加するだけで、欠陥評価パターンの接合破壊を防止することができ、しかも短期間で評価することができる。
【００１９】
また、上記の製造方法において、絶縁体層を形成する工程では、パッド電極領域と接続する評価パターン領域の周囲にも絶縁体層を形成しており、第２半導体層を形成する工程の後に、第２半導体層下に他方導電型の第１拡散層を形成する工程と、評価パターン領域に他方導電型の第２拡散層を形成する工程とを備え、シリサイド層を形成する工程では、第２拡散層の表面にもシリサイド層を形成することが好ましい。
【００２０】
また、上記の製造方法において、半導体装置はＭＯＳトランジスタをさらに備え、第２半導体層からなる電極を形成する工程は、第１半導体層上にゲート絶縁膜を形成する工程と、パッド電極領域上のゲート絶縁膜だけを除去する工程と、除去工程の後に基板上に他方導電型の第２半導体層を堆積する工程と、第２半導体層を選択的にエッチングして、ＭＯＳトランジスタのゲート電極と評価素子のパッド電極とを同時に形成する工程とを包含することが好ましい。
【００２１】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について、図面を参照しながら説明する。図１は本実施形態に係わる製造プロセスを管理する半導体装置の断面構造である。
【００２２】
図１において、ウェル１１はシリコンよりなる基板１０上に形成されており、欠陥評価パターンの本体となる拡散層１３はウェル１１上部に形成されている。拡散層１３はウェル１１とは反対導電型で形成されており、例えばウェル１１がｐ型半導体層の場合は、拡散層１３はｎ型半導体層である。なお、シリコン基板１０は、ｎ型、ｐ型どちらでもよい。また、拡散層１３は他の素子と電気的に分離するために絶縁体層である酸化シリコン膜１２で分離されている。酸化シリコン膜１２はＬＯＣＯＳやＳＴＩなどに代表される素子分離である。拡散層１３上には欠陥評価パターンのパッド電極となるポリシリコン層１４があり、ポリシリコン層１４と拡散層１３は電気的に接続している。また、ポリシリコン層１４は拡散層１３と同じ導電型の半導体層であり、拡散層１３がｎ型半導体層のときはポリシリコン層１４もｎ型半導体層である。そして、ポリシリコン層１４の表面にはシリサイド層１５が形成されている。
【００２３】
以上から、従来例と同様にして、シリサイド層１５上に測定端子の針を接触させると、パッドとなるシリサイド層１５は、測定の針圧によって破壊されることがあるが、拡散層１３上にパッド電極となるポリシリコン層１４が存在し、緩衝材として働くので拡散層１３が破壊されることがない。
【００２４】
したがって、本発明の欠陥評価パターンからなる評価素子を有する半導体装置は、拡散層１３とウェル１１がショートすることがなく、安定して欠陥の電気的評価をすることができる。
【００２５】
なお、本実施形態においては、パッド電極はポリシリコンを用いたが、ＳｉＧｅやＧａＡｓなど他の半導体材料でも、同様の効果を得られることは言うまでもない。
【００２６】
また、ポリシリコン層１４上にはシリサイド層１５を形成したが、シリサイド層がなくても、また、タングステンなどの金属材料でも、同様の効果を得られることは言うまでもない。
【００２７】
また、シリコン基板１０を用いたが、ＳｉＧｅやＧａＡｓなどの他の半導体基板やシリコン層を有するＳＯＩ基板、あるいはガラス基板などの他の基板であっても、同様の効果を得られることは言うまでもない。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態について、図面を参照しながら説明する。図２〜図４は本発明の第２の実施形態に係る製造プロセスを管理する半導体装置の製造方法を示す工程順断面図である。
【００２９】
まず、図２（ａ）に示すように、シリコンよりなる基板２０の表面に酸化シリコン膜２１で分離パターンを形成する。形成方法は、ＳＴＩ分離やＬＯＣＯＳ分離などを用いる。次に、硼素を注入し、熱処理してウェル２２を形成する。
【００３０】
次に、図２（ｂ）に示すように、ゲート酸化膜２３を形成した後、リソグラフィー技術でパッド部分を開口し、弗酸エッチでパッド部分のゲート酸化膜２３だけを除去し、レジストマスクを除去する。これで、パッドとなる部分のゲート酸化膜が除去される。
【００３１】
次に、図２（ｃ）に示すように、ゲート電極となるポリシリコン膜２４を形成した後、燐を注入してｎ型のポリシリコン膜２４を形成する。熱処理を加えることで、ｎ型拡散層２５が形成される。
【００３２】
次に、図３（ａ）に示すように、ＭＯＳトランジスタのゲート電極（図示せず）のパターニング時に、欠陥評価パターンのパッド電極となるポリシリコン層２６を同時に形成する。
【００３３】
次に、図３（ｂ）に示すように、リソグラフィー技術を用いて注入領域２７を開口し、砒素の注入をする。ここで、ポリシリコン層２６には注入してもしなくてもどちらでも良い。その後、熱処理を行って、欠陥評価パターンの本体となるｎ型拡散層２８を形成する。注入領域２７以外の領域２９については、硼素の注入をしてもしなくてもどちらでも良い。
【００３４】
次に、図４（ａ）に示すように、ゲート酸化膜２３だけを除去した後、シリサイドソースとなる例えばコバルト膜を形成する。その後、熱処理を行ってシリコン表面に選択的にシリサイド層３０を形成した後、酸化シリコン膜２１上に残った未反応のコバルト膜を除去する。
【００３５】
最後に、図４（ｂ）に示すように、表面リークを防止する保護膜となる酸化膜３１を形成し、リソグラフィー技術でパッド部を開口させて、弗酸エッチでパッドを形成すると、欠陥評価パターンを有する半導体装置が完成する。
【００３６】
以上から、パッド電極となるポリシリコン層２６はＭＯＳトランジスタのゲート電極と同時に形成されるので、従来のようなコンタクトからメタル電極を形成する工程を付加することなく、欠陥評価パターンを作製することができる。
【００３７】
したがって、本発明の欠陥評価パターンからなる評価素子を有する半導体装置の製造方法は、僅かな工程を付加するだけで、欠陥評価パターンの接合破壊を防止することができ、しかも短期間で評価することができる。
【００３８】
なお、本実施形態においては、ポリシリコン層２６がゲート電極のポリシリコン層と同じであるため、同時にゲート工程における欠陥評価パターンを形成することができる。
【００３９】
また、ポリシリコン膜２４に燐を注入後に熱処理をして拡散層２５を形成したが、注入工程以降のどの工程で熱処理を入れても、同様の効果を得られることは言うまでもない。
【００４０】
また、ウェルに硼素を注入してｐ型半導体層を形成したが、燐や砒素などの注入をしてｎ型半導体層にした場合、ポリシリコン膜２４や拡散層２５への注入は硼素や２弗化硼素などに変え、それぞれをｐ型半導体層に変えても、同様の効果を得られることは言うまでもない。
【００４１】
また、シリコン基板２０を用いたが、ＳｉＧｅやＧａＡｓなどの他の半導体基板やシリコン層を有するＳＯＩ基板、あるいはガラス基板などの他の基板であっても、同様の効果を得られることは言うまでもない。
【００４２】
また、保護膜３１に酸化シリコン膜を用いたが、窒化シリコン膜などの他の絶縁体膜であっても、同様の効果を得られることは言うまでもない。
【００４３】
【発明の効果】
以上説明したように、本発明の欠陥評価パターンからなる評価素子を有する半導体装置は、シリサイド層上に測定端子の針を接触させても、パッドとなるシリサイド層は針圧によって破壊されても、拡散層上にパッド電極となる第２半導体層が存在し、緩衝材として働くので拡散層が破壊されることがない。したがって、拡散層とウェルがショートすることがなく、安定して欠陥の電気的評価をすることができる。
【００４４】
また、本発明の欠陥評価パターンからなる評価素子を有する半導体装置の製造方法は、パッド電極となる第２半導体層はＭＯＳトランジスタのゲート電極と同時に形成されるので、従来のようなコンタクトからメタル電極を形成する工程を付加することなく、欠陥評価パターンを作製することができる。したがって、僅かな工程を付加するだけで、欠陥評価パターンの接合破壊を防止することができ、しかも短期間で評価することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の断面図
【図２】本発明の第２の実施形態における半導体装置の製造方法を示す工程順断面図
【図３】本発明の第２の実施形態における半導体装置の製造方法を示す工程順断面図
【図４】本発明の第２の実施形態における半導体装置の製造方法を示す工程順断面図
【図５】（ａ）及び（ｂ）は従来例の半導体装置のレイアウト図
（ｃ）、（ｄ）及び（ｅ）は従来例の半導体装置の断面図
【図６】従来例の半導体装置の課題を示した断面図
【符号の説明】
１０　シリコン基板
１１　ウェル（第１半導体層）
１２　酸化シリコン膜
１３　拡散層（第１拡散層）
１４　ポリシリコン層（第２半導体層からなるパッド電極）
１５　シリサイド層
２０　シリコン基板
２１　酸化シリコン膜
２２　ウェル（第１半導体層）
２３　ゲート酸化膜
２４　ポリシリコン膜
２５　拡散層（第１拡散層）
２６　ポリシリコン層（第２半導体層からなるパッド電極）
２７　注入領域
２８　拡散層（第２拡散層からなる評価パターン）
２９　注入領域以外の領域
３０　シリサイド層
３１　酸化シリコン膜

Claims

欠陥評価パターンからなる評価素子とを有する半導体装置において、
基板上に形成された一方導電型の第１半導体層と、
前記第１半導体層のパッド電極領域の周囲に形成された絶縁体層と、
前記パッド電極領域上に形成された他方導電型の第２半導体層と、
前記第２半導体層の表面に形成されたシリサイド層とを備えたことを特徴とする半導体装置。
前記第２半導体層下に形成された他方導電型の第１拡散層と、
前記パッド電極領域と接続する評価パターン領域の周囲にも形成された絶縁体層と、
前記評価パターン領域に形成された他方導電型の第２拡散層と、
前記第２拡散層の表面にシリサイド層とを備えたことを特徴とする請求項１に記載の半導体装置。
前記半導体装置はＭＯＳトランジスタをさらに備え、
前記評価素子のパッド電極となる前記第２半導体層が、前記ＭＯＳトランジスタのゲート電極と同時に形成されたことを特徴とする請求項２に記載の半導体装置。
欠陥評価パターンからなる評価素子とを有する半導体装置の製造方法において、
基板上に一方導電型の第１半導体層を形成する工程と、
前記第１半導体層のパッド電極領域の周囲に絶縁体層を形成する工程と、
前記パッド電極領域上に他方導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面にシリサイド層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
前記絶縁体層を形成する工程では、前記パッド電極領域と接続する評価パターン領域の周囲にも絶縁体層を形成しており、
前記第２半導体層を形成する工程の後に、
前記第２半導体層下に他方導電型の第１拡散層を形成する工程と、
前記評価パターン領域に他方導電型の第２拡散層を形成する工程とを備え、
前記シリサイド層を形成する工程では、前記第２拡散層の表面にもシリサイド層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
前記半導体装置はＭＯＳトランジスタをさらに備え、
前記第２半導体層からなる電極を形成する工程は、
前記第１半導体層上にゲート絶縁膜を形成する工程と、
前記パッド電極領域上の前記ゲート絶縁膜だけを除去する工程と、
前記除去工程の後に前記基板上に他方導電型の第２半導体層を堆積する工程と、
前記第２半導体層を選択的にエッチングして、前記ＭＯＳトランジスタのゲート電極と前記評価素子のパッド電極とを同時に形成する工程とを包含することを特徴とする請求項５に記載の半導体装置の製造方法。