JPH04333255A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04333255A JPH04333255A JP10294291A JP10294291A JPH04333255A JP H04333255 A JPH04333255 A JP H04333255A JP 10294291 A JP10294291 A JP 10294291A JP 10294291 A JP10294291 A JP 10294291A JP H04333255 A JPH04333255 A JP H04333255A
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- Japan
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- layer
- diffusion layer
- gate electrode
- terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタースライス方式の半導体集積回路に関する。
特にマスタースライス方式の半導体集積回路に関する。
【０００２】
【従来の技術】従来のマスタースライス方式の集積回路
では、素子の基本特性例えば、閾値電圧，電流特性等は
半導体ウェーハの拡散工程といわれる下地素子の形成時
点では測定できず、カスタマイズ工程である配線形成工
程を完了しないと測定できなかった。
では、素子の基本特性例えば、閾値電圧，電流特性等は
半導体ウェーハの拡散工程といわれる下地素子の形成時
点では測定できず、カスタマイズ工程である配線形成工
程を完了しないと測定できなかった。
【０００３】図２は従来の半導体集積回路の一例を示す
平面図である。
平面図である。
【０００４】図２に示すように、シリコン基板上に設け
た多結晶シリコン層からなるゲート電極４と、ゲート電
極４に整合して設けたＮ＋ 型拡散層６と、ゲート電極
４の延長上にコンタクトホール１０を介して接続したア
ルミニウム層からなるゲート端子７と、Ｎ＋ 型拡散層
６とコンタクトホール１０を介して接続したアルミニウ
ム層からなるソース端子８及びドレイン端子９とを備え
たＮチャネルＭＯＳトランジスタの特性チェック用素子
が構成される。
た多結晶シリコン層からなるゲート電極４と、ゲート電
極４に整合して設けたＮ＋ 型拡散層６と、ゲート電極
４の延長上にコンタクトホール１０を介して接続したア
ルミニウム層からなるゲート端子７と、Ｎ＋ 型拡散層
６とコンタクトホール１０を介して接続したアルミニウ
ム層からなるソース端子８及びドレイン端子９とを備え
たＮチャネルＭＯＳトランジスタの特性チェック用素子
が構成される。
【０００５】ここで、ゲート端子７，ソース端子８，ド
レイン端子９の夫々は測定用探針を接触させるために一
辺が３０〜５０μｍの正方形又は長方形に形成される。
レイン端子９の夫々は測定用探針を接触させるために一
辺が３０〜５０μｍの正方形又は長方形に形成される。
【０００６】
【発明が解決しようとする課題】この従来の半導体集積
回路では、配線形成工程で特性チェック用素子の各端子
を同時に形成しているため、ウェーハプロセスを全て完
了してからでないと特性チェック用素子に探針を接触で
きず、素子の電気的特性が測定できないという問題点が
あった。素子特性が悪い場合、すなわち電流特性が悪い
場合は、最高動作周波数に悪い影響を与えたり、信号パ
スの遅延時間を増加させる等の悪い影響を与える。これ
らは、ＣＭＯＳトランジスタのデバイスの動作周波数や
遅延時間を決める要因となり、ゲート容量，配線容量等
の容量を駆動トランジスタにて充・放電する時間により
決まる為、駆動トランジスタの電流特性の良し悪しは重
要な素子特性である。
回路では、配線形成工程で特性チェック用素子の各端子
を同時に形成しているため、ウェーハプロセスを全て完
了してからでないと特性チェック用素子に探針を接触で
きず、素子の電気的特性が測定できないという問題点が
あった。素子特性が悪い場合、すなわち電流特性が悪い
場合は、最高動作周波数に悪い影響を与えたり、信号パ
スの遅延時間を増加させる等の悪い影響を与える。これ
らは、ＣＭＯＳトランジスタのデバイスの動作周波数や
遅延時間を決める要因となり、ゲート容量，配線容量等
の容量を駆動トランジスタにて充・放電する時間により
決まる為、駆動トランジスタの電流特性の良し悪しは重
要な素子特性である。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に配列して設けた素子と、前記素子と
同様に形成して工程途中の電気的特性を測定するための
特性チェック用素子とを有するマスタースライス方式の
半導体集積回路において、前記特性チェック用素子を構
成する拡散層及び電極の少くとも一方の表面に設けたシ
リサイド層による探針接触用の端子を備えている。
は、半導体基板上に配列して設けた素子と、前記素子と
同様に形成して工程途中の電気的特性を測定するための
特性チェック用素子とを有するマスタースライス方式の
半導体集積回路において、前記特性チェック用素子を構
成する拡散層及び電極の少くとも一方の表面に設けたシ
リサイド層による探針接触用の端子を備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ），（ｂ）は本発明の一実施例を
示す半導体チップの平面図及びＡ−Ａ′線断面図である
。
示す半導体チップの平面図及びＡ−Ａ′線断面図である
。
【００１０】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板１の表面に設けたフィールド酸化膜２により
素子形成領域を区画し、素子形成領域上にゲート酸化膜
３を介して多結晶シリコン層からなるゲート電極４を形
成する。次に、全面に酸化シリコン膜を堆積してエッチ
バックし、ゲート電極４の側面にのみ側壁絶縁膜５を形
成してゲート電極４に整合させたＮ＋ 型拡散層６をイ
オン注入により形成する。次に、全面にチタン層を堆積
して熱処理しゲート電極４及びＮ＋ 型拡散層の表面と
反応させてチタンシリサイド層を形成し、未反応のチタ
ン層を除去してゲート電極４及びＮ＋ 型拡散層６の表
面にチタンシリサイド層からなるゲート端子７，ソース
端子８，ドレイン端子９の夫々を形成し、特性チェック
用のＮチャネルＭＯＳトランジスタを構成する。
リコン基板１の表面に設けたフィールド酸化膜２により
素子形成領域を区画し、素子形成領域上にゲート酸化膜
３を介して多結晶シリコン層からなるゲート電極４を形
成する。次に、全面に酸化シリコン膜を堆積してエッチ
バックし、ゲート電極４の側面にのみ側壁絶縁膜５を形
成してゲート電極４に整合させたＮ＋ 型拡散層６をイ
オン注入により形成する。次に、全面にチタン層を堆積
して熱処理しゲート電極４及びＮ＋ 型拡散層の表面と
反応させてチタンシリサイド層を形成し、未反応のチタ
ン層を除去してゲート電極４及びＮ＋ 型拡散層６の表
面にチタンシリサイド層からなるゲート端子７，ソース
端子８，ドレイン端子９の夫々を形成し、特性チェック
用のＮチャネルＭＯＳトランジスタを構成する。
【００１１】このチタンシリサイド層は層抵抗が数Ω／
□と小さくアルミニウム膜を形成しなくても直接探針を
接触させることが可能で素子の電気特性が測定できる。
□と小さくアルミニウム膜を形成しなくても直接探針を
接触させることが可能で素子の電気特性が測定できる。
【００１２】
【発明の効果】以上説明したように本発明は、素子特性
チェック用素子に直接探針接触用の端子を形成すること
により、配線形成工程前の拡散層プロセスが完了した時
点でウェーハ上に形成した素子の良否の判定ができ、こ
のウェーハを用いて作られる各品種別の選択が製造プロ
セスの早い段階より対応できるという効果を有する。特
に、セミカスタム品が高速対応を望まれているとき、素
子特性の良い基板すなわち電流特性の良いものを選んで
製造することにより高い製造歩留が得られるという効果
がある。
チェック用素子に直接探針接触用の端子を形成すること
により、配線形成工程前の拡散層プロセスが完了した時
点でウェーハ上に形成した素子の良否の判定ができ、こ
のウェーハを用いて作られる各品種別の選択が製造プロ
セスの早い段階より対応できるという効果を有する。特
に、セミカスタム品が高速対応を望まれているとき、素
子特性の良い基板すなわち電流特性の良いものを選んで
製造することにより高い製造歩留が得られるという効果
がある。
【図１】本発明の一実施例を示す半導体チップの平面図
及び断面図である。
及び断面図である。
【図２】従来の半導体集積回路の一例を示す半導体チッ
プの平面図である。
プの平面図である。
１ Ｐ型シリコン基板
２ フィールド酸化膜
３ ゲート酸化膜
４ ゲート電極
５ 側壁酸化膜
６ Ｎ＋ 型拡散層
７ ゲート端子
８ ソース端子
９ ドレイン端子
１０ コンタクトホール
Claims (1)
- 【請求項１】 半導体基板上に配列して設けた素子と
、前記素子と同様に形成して工程途中の電気的特性を測
定するための特性チェック用素子とを有するマスタース
ライス方式の半導体集積回路において、前記特性チェッ
ク用素子を構成する拡散層及び電極の少くとも一方の表
面に設けたシリサイド層による探針接触用の端子を備え
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294291A JPH04333255A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294291A JPH04333255A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333255A true JPH04333255A (ja) | 1992-11-20 |
Family
ID=14340886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294291A Pending JPH04333255A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759871A (en) * | 1996-07-26 | 1998-06-02 | Advanced Micro Devices, Inc. | Structure for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US6414336B2 (en) | 1999-07-26 | 2002-07-02 | Nec Corporation | Semiconductor device capable of improving manufacturing |
-
1991
- 1991-05-09 JP JP10294291A patent/JPH04333255A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759871A (en) * | 1996-07-26 | 1998-06-02 | Advanced Micro Devices, Inc. | Structure for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US5913106A (en) * | 1996-07-26 | 1999-06-15 | Advanced Micro Devices, Inc. | Method for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US6037607A (en) * | 1996-07-26 | 2000-03-14 | Advanced Micro Devices, Inc. | Structure for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US6414336B2 (en) | 1999-07-26 | 2002-07-02 | Nec Corporation | Semiconductor device capable of improving manufacturing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990727 |