JPS6242378B2 - - Google Patents
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- Publication number
- JPS6242378B2 JPS6242378B2 JP56016471A JP1647181A JPS6242378B2 JP S6242378 B2 JPS6242378 B2 JP S6242378B2 JP 56016471 A JP56016471 A JP 56016471A JP 1647181 A JP1647181 A JP 1647181A JP S6242378 B2 JPS6242378 B2 JP S6242378B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- insulating layer
- drain
- source
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000003071 parasitic effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は電界効果半導体装置の測定方法にかか
り、特にパンチスルー現象による不良を容易に発
見しうる測定方法に関するものである。
り、特にパンチスルー現象による不良を容易に発
見しうる測定方法に関するものである。
一般に、電界効果半導体装置は複数個以上の電
界効果トランジスタが、要求されている回路機能
を満足するべく複雑に組み合わされて出来てい
る。
界効果トランジスタが、要求されている回路機能
を満足するべく複雑に組み合わされて出来てい
る。
そして、前記電界効果半導体装置の良否判定を
行う為の測定器は、通称ICテスターと呼ばれて
いるもので、大規模なメモリー機能及び検出能力
を備えたものであり、良否判定の為の測定時間
は、電界効果半導体装置としての回路機能を全て
の項目に渡つて測定する為、非常に長い時間を要
することは明らかであり、回路機能が大きい電界
効果半導体装置すなわち大規模集積回路において
は、測定時間は膨大である。故に、電界効果半導
体装置が組み込まれた半導体基板を、全てICテ
スターで測定するわけにはいかず、予備的な簡易
測定が必要となる。
行う為の測定器は、通称ICテスターと呼ばれて
いるもので、大規模なメモリー機能及び検出能力
を備えたものであり、良否判定の為の測定時間
は、電界効果半導体装置としての回路機能を全て
の項目に渡つて測定する為、非常に長い時間を要
することは明らかであり、回路機能が大きい電界
効果半導体装置すなわち大規模集積回路において
は、測定時間は膨大である。故に、電界効果半導
体装置が組み込まれた半導体基板を、全てICテ
スターで測定するわけにはいかず、予備的な簡易
測定が必要となる。
そして、従来この簡易測定の為の単体電界効果
トランジスタが、電界効果半導体装置チツプ内に
配置されており、単体電界効果トランジスタにつ
いて基本的特性を測定する方法が行なわれてい
る。
トランジスタが、電界効果半導体装置チツプ内に
配置されており、単体電界効果トランジスタにつ
いて基本的特性を測定する方法が行なわれてい
る。
すなわち、第１図に示された単体電界効果トラ
ンジスタが、従来から使用されている予備的測定
のためのものであり、通称チエツクパターンと呼
ばれている。この第１図に示された例は、能動素
子として用いられる電界効果トランジスタの、ゲ
ート絶縁層直下の第１スレツシユホルド電圧及び
該絶縁層の膜厚によつて制限を受けるドレイン耐
圧を測定する為の第１のチエツクパターンであ
り、ソース、、ドレイン領域１，１にソース、ド
レイン電極５，５がそれぞれ開孔３，３で接続さ
れ、うすいゲート絶縁膜を介してゲート電極が設
けられているゲート領域２が設けられている。
ンジスタが、従来から使用されている予備的測定
のためのものであり、通称チエツクパターンと呼
ばれている。この第１図に示された例は、能動素
子として用いられる電界効果トランジスタの、ゲ
ート絶縁層直下の第１スレツシユホルド電圧及び
該絶縁層の膜厚によつて制限を受けるドレイン耐
圧を測定する為の第１のチエツクパターンであ
り、ソース、、ドレイン領域１，１にソース、ド
レイン電極５，５がそれぞれ開孔３，３で接続さ
れ、うすいゲート絶縁膜を介してゲート電極が設
けられているゲート領域２が設けられている。
ところで、電界効果半導体装置の基本的特性に
は、能動素子として用いる電界効果トランジスタ
の基本特性、すなわちゲート絶縁層直下のスレツ
シユホルド電圧（Vth1）及びドレイン耐圧
（BVD）の他に、電界効果半導体装置としてはフ
イールド絶縁層下のパンチスルー電圧（BVP）が
ある。しかし、従来から用いられていたチエツク
パターンでは、前記２つの項目以外は測定でき
ず、電界効果半導体装置として必要なフイールド
絶縁層直下のパンチスルー電圧（BVP）の測定は
不可能であつた。
は、能動素子として用いる電界効果トランジスタ
の基本特性、すなわちゲート絶縁層直下のスレツ
シユホルド電圧（Vth1）及びドレイン耐圧
（BVD）の他に、電界効果半導体装置としてはフ
イールド絶縁層下のパンチスルー電圧（BVP）が
ある。しかし、従来から用いられていたチエツク
パターンでは、前記２つの項目以外は測定でき
ず、電界効果半導体装置として必要なフイールド
絶縁層直下のパンチスルー電圧（BVP）の測定は
不可能であつた。
本発明の目的は、新規なチエツクパターンを用
いてフイールド絶縁層直下のパンチスルー電圧
（BVP）を測定することにある。
いてフイールド絶縁層直下のパンチスルー電圧
（BVP）を測定することにある。
本発明の特微は、電界効果半導体装置における
フイールド絶縁層と同一か略同一の組成、膜厚の
ゲート絶縁層と、その上のゲート電極と、又、電
界効果半導体装置内での最小寸法と同一のソース
とドレイン間隔となるよう設けられたソースおよ
びドレインとを有する電界効果トランジスタをチ
エツクパターンとして備え、該トランジスタによ
つてフイールド部のパンチスルー電圧の測定を行
う測定方法にある。
フイールド絶縁層と同一か略同一の組成、膜厚の
ゲート絶縁層と、その上のゲート電極と、又、電
界効果半導体装置内での最小寸法と同一のソース
とドレイン間隔となるよう設けられたソースおよ
びドレインとを有する電界効果トランジスタをチ
エツクパターンとして備え、該トランジスタによ
つてフイールド部のパンチスルー電圧の測定を行
う測定方法にある。
以下、本発明の一実施例について、その原理を
も含めて説明する。
も含めて説明する。
パンチスルー電圧はドレイン耐圧を測定してい
る時に現れる２つのモードのうちの１つに当る。
通常ドレイン耐圧の測定は、電界効果トランジス
タのソース、ゲート及び半導体基板を零電位に
し、前記３つの電極とドレインの間に電圧を印加
して行なわれる。このドレイン耐圧には２つのモ
ードがあり、第１のモードとしてはゲート部絶縁
層の組成及び該絶縁層の膜厚によつて制限を受け
るものであり、第２のモードはドレインに印加さ
れた電圧のためにドレインからソースに向つて延
びる空乏層の拡がりによつて制限を受けるもので
ある。前者が純粋な意味でのドレイン耐圧
（BVD）であり、後者がパンチスルー電圧
（BVP）と云われるものである。
る時に現れる２つのモードのうちの１つに当る。
通常ドレイン耐圧の測定は、電界効果トランジス
タのソース、ゲート及び半導体基板を零電位に
し、前記３つの電極とドレインの間に電圧を印加
して行なわれる。このドレイン耐圧には２つのモ
ードがあり、第１のモードとしてはゲート部絶縁
層の組成及び該絶縁層の膜厚によつて制限を受け
るものであり、第２のモードはドレインに印加さ
れた電圧のためにドレインからソースに向つて延
びる空乏層の拡がりによつて制限を受けるもので
ある。前者が純粋な意味でのドレイン耐圧
（BVD）であり、後者がパンチスルー電圧
（BVP）と云われるものである。
BVDは、ゲート部絶縁層の組成及び該絶縁層の
膜厚によつて純粋に決定される。すなわち該ゲー
ト部絶縁層の組成を酸化膜のみのものと酸化膜と
窒化膜の二層構造にしたものとを比較した場合に
は、後者の方が絶対値において大きい値を示し、
ゲート部絶縁層の膜厚を厚くすると絶対値におい
て大きくなる。
膜厚によつて純粋に決定される。すなわち該ゲー
ト部絶縁層の組成を酸化膜のみのものと酸化膜と
窒化膜の二層構造にしたものとを比較した場合に
は、後者の方が絶対値において大きい値を示し、
ゲート部絶縁層の膜厚を厚くすると絶対値におい
て大きくなる。
一方BVPは、ゲート部絶縁層の膜厚が厚い程、
あるいはソースとドレインの間隔すなわちチヤン
ネル長が短い程絶対値において小さくなる。
あるいはソースとドレインの間隔すなわちチヤン
ネル長が短い程絶対値において小さくなる。
ドレインに印加された電圧による電界は、ゲー
ト及びソースが零電位となつている為、それぞれ
の電極に向う二つの電界に分割される。故に、ゲ
ート部絶縁層が厚い程ゲート電極に向うドレイン
からの電界は小さくなり、反対にソースに向う電
界は強くなる。したがつて、ドレインからソース
に向つて延びる空乏層は、ゲート部絶縁層が厚い
程拡り方が大きく、ドレインからの空乏層がソー
スに達したときのパンチスルー電圧（BVP）は、
絶対値において小さくなると説明出来る。又、ソ
ースとドレイン間隔、すなわちチヤンネル長が短
いと、パンチスルー電圧が絶対値において小さく
なることは、以上の説明より明らかであろう。と
ころで、能動素子としての電界効果トランジスタ
と、寄生効果を引き起す電界効果トランジスタで
は、ゲート部分の絶縁層の膜厚が、後者の方が数
倍以上厚い為、BVPの値も絶対値において小さく
なる。したがつて、パンチスルー電圧（BVP）を
測定するチエツクパターンには、例えば第２図に
示した如きゲート部絶縁層としてフイールド絶縁
層を使用し、電界効果半導体装置内での最小寸法
と同一のソースとドレイン間隔を有する電界効果
トランジスタを用いることが、予備的簡易測定の
検出率を最大限に向上させる方法である。
ト及びソースが零電位となつている為、それぞれ
の電極に向う二つの電界に分割される。故に、ゲ
ート部絶縁層が厚い程ゲート電極に向うドレイン
からの電界は小さくなり、反対にソースに向う電
界は強くなる。したがつて、ドレインからソース
に向つて延びる空乏層は、ゲート部絶縁層が厚い
程拡り方が大きく、ドレインからの空乏層がソー
スに達したときのパンチスルー電圧（BVP）は、
絶対値において小さくなると説明出来る。又、ソ
ースとドレイン間隔、すなわちチヤンネル長が短
いと、パンチスルー電圧が絶対値において小さく
なることは、以上の説明より明らかであろう。と
ころで、能動素子としての電界効果トランジスタ
と、寄生効果を引き起す電界効果トランジスタで
は、ゲート部分の絶縁層の膜厚が、後者の方が数
倍以上厚い為、BVPの値も絶対値において小さく
なる。したがつて、パンチスルー電圧（BVP）を
測定するチエツクパターンには、例えば第２図に
示した如きゲート部絶縁層としてフイールド絶縁
層を使用し、電界効果半導体装置内での最小寸法
と同一のソースとドレイン間隔を有する電界効果
トランジスタを用いることが、予備的簡易測定の
検出率を最大限に向上させる方法である。
第２図で第１図と同じ機能のところは同じ符号
で示している。第２図はソース領域１とドレイン
領域１との間のゲート領域６はこの電界効果半導
体装置内での最小寸法でありかつフイールド絶縁
膜と同一か略同一の組成、膜厚のゲート絶縁層、
その上のゲート電極を備えている。
で示している。第２図はソース領域１とドレイン
領域１との間のゲート領域６はこの電界効果半導
体装置内での最小寸法でありかつフイールド絶縁
膜と同一か略同一の組成、膜厚のゲート絶縁層、
その上のゲート電極を備えている。
第１図は能動素子として用いられる電界効果ト
ランジスタの第１のスレツシユホルド電圧及びゲ
ート部絶縁層の組成及び該絶縁層の膜厚に制限を
受けるドレイン耐圧を測定する為の従来チエツク
パターンの平面図、第２図はパンチスルー電圧を
測定する為の本発明の実施例のチエツクパターン
の平面図である。 なお、図において、１……不純物拡散によつて
形成されたソース及びドレイン領域、２……ゲー
ト絶縁層で被われたゲート領域、３……ソース及
びドレイン領域と金属電極とを接続する為の開
孔、４……ゲート電極、５……ソース及びドレイ
ン電極、６……ゲート部絶縁層にフイールド絶縁
層を使用したゲート領域である。
ランジスタの第１のスレツシユホルド電圧及びゲ
ート部絶縁層の組成及び該絶縁層の膜厚に制限を
受けるドレイン耐圧を測定する為の従来チエツク
パターンの平面図、第２図はパンチスルー電圧を
測定する為の本発明の実施例のチエツクパターン
の平面図である。 なお、図において、１……不純物拡散によつて
形成されたソース及びドレイン領域、２……ゲー
ト絶縁層で被われたゲート領域、３……ソース及
びドレイン領域と金属電極とを接続する為の開
孔、４……ゲート電極、５……ソース及びドレイ
ン電極、６……ゲート部絶縁層にフイールド絶縁
層を使用したゲート領域である。
Claims (1)
- １ 電界効果半導体装置におけるフイールド絶縁
層と同一か略同一の組成、膜厚のゲート絶縁層
と、その上のゲート電極と、この電界効果半導体
装置内の寄生トランジスタのなかの最小のチヤン
ネル長と実質的に等しい長さのチヤンネルとなる
よう設けられたソースおよびドレインとを有する
電界効果トランジスタを備え、該トランジスタに
よつてフイールド絶縁層下のパンチスルー電圧を
測定することを特徴とする電界効果半導体装置の
測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1647181A JPS56155542A (en) | 1981-02-06 | 1981-02-06 | Field-effect semiconductor device and measuring method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1647181A JPS56155542A (en) | 1981-02-06 | 1981-02-06 | Field-effect semiconductor device and measuring method thereof |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49115881A Division JPS5142479A (ja) | 1974-10-08 | 1974-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155542A JPS56155542A (en) | 1981-12-01 |
| JPS6242378B2 true JPS6242378B2 (ja) | 1987-09-08 |
Family
ID=11917173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1647181A Granted JPS56155542A (en) | 1981-02-06 | 1981-02-06 | Field-effect semiconductor device and measuring method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56155542A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860079A (en) * | 1987-05-29 | 1989-08-22 | Sgs-Thompson Microelectronics, Inc. | Screening of gate oxides on semiconductors |
| US4760032A (en) * | 1987-05-29 | 1988-07-26 | Sgs-Thomson Microelectronics, Inc. | Screening of gate oxides on semiconductors |
-
1981
- 1981-02-06 JP JP1647181A patent/JPS56155542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56155542A (en) | 1981-12-01 |
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