JPH0614539B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを備えた半導体集積回路装置に適用し
て有効な技術に関するものである。

［背景技術］ ＭＩＳＦＥＴを備えた半導体集積回路装置（以下、ＩＣ
という）では、ゲート絶縁膜の絶縁破壊耐圧がＩＣの電
気的信頼性を大きく左右する。そこで、ＩＣの製造工程
中にゲート絶縁膜の絶縁破壊耐圧を試験している。この
試験は、ＩＣのチップとは別に、ウエハの数個所に前記
絶縁破壊耐圧試験専用のＭＩＳＦＥＴを形成し、このＭ
ＩＳＦＥＴのゲート絶縁膜の絶縁耐圧を測定するもので
ある。

本発明者は、前記ゲート絶縁膜の絶縁破壊耐圧試験はチ
ップ内のＭＩＳＦＥＴのゲート絶縁膜を直接測定するも
のではないため、試験の信頼性を向上することが極めて
困難であるという問題点を見出した。

なお、製造工程中にゲート絶縁膜の絶縁破壊耐圧を測定
しようとする考えは、例えば特願昭５９−３２３６４号
に記載されている。

［発明の目的］ 本発明の目的は、チップ内に設けられるＭＩＳＦＥＴの
ゲート絶縁膜の絶縁破壊耐圧を測定することが可能な技
術を提供することにある。

本発明の他の目的は、製造工程におけるゲート絶縁膜の
絶縁破壊耐圧の信頼性を向上することが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＩＣの製造工程中に施されるゲート絶縁膜の
絶縁破壊耐圧試験のために、ウエハの周辺部等に設けら
れる絶縁破壊耐圧用ゲート絶縁膜に替えて、チップ内に
設けられるＭＩＳＦＥＴのゲート電極をチップの周辺部
にまで延在させ、かつその端部をボンディングパッド上
の電極に形成する。このボンディングパッド状の電極
に、前記絶縁破壊耐圧試験を行なうための所定の電圧を
印加することにより、ＭＩＳＦＥＴのゲート絶縁膜を直
接測定して絶縁破壊耐圧試験の信頼性を向上するもので
ある。

以下、本発明の構成について、実施例とともに説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例］ 実施例は、ＭＩＳＦＥＴを半導体基板に列状に複数形成
した後、配線工程で前記ＭＩＳＦＥＴを電気的に接続す
ることによってＮＡＮＤゲート、ＺＯＲゲート等の論理
ゲートを構成するゲートアレイ方式のＩＣに本発明を適
用した一例である。

以下、本実施例について図面を用いて説明する。

第１図乃至第１６図は、本実施例のＩＣの製造方法を説
明するための図であり、第１図は、複数のチップを形成
するためのウエハの平面図、第２図は、第１図に示した
チップ領域を拡大して示す平面図、第３図および第４図
は、製造工程におけるチップ領域の要部の断面図、第５
図、第６図、第９図、第１１図、第１３図、第１６図
は、製造工程におけるチップ領域の平面図、第７図は、
第６図のVII−VII切断線における断面図、第８図は、第
６図のVIII−VIII切断線における断面図、第１０図は、
第９図のＸ−Ｘ切断線における断面図、第１２図は、第
１１図のＸII−ＸII切断線における断面図、第１４図
は、第１３図のＸIV−ＸIV切断線における断面図、第１
５図は、製造工程におけるチップ領域の要部の断面図で
ある。

まず、第１図および第２図に示すように、複数のチップ
１を形成するためのｎ⁻型単結晶シリコンからなるウエ
ハ状に半導体基板２を用意する。チップ１となる領域
（以下、チップ領域という。）には、ＮＡＮＤゲート、
ＮＯＲゲート等の論理回路を構成するための相補型のＭ
ＩＳＦＥＴが列状に複数形成される基本セル列形成領域
３、周辺回路形成領域４、ボンディングパッド形成領域
５が予じめ設定してある。

そして、第３図に示すように、半導体基板２の上面を酸
化してシリコン酸化膜６を形成する。このシリコン酸化
膜６は、半導体基板２の所定表面部にｐ⁻型ウエル領域
７を形成するために行なわれるイオン打ち込み工程の際
の半導体基板２上面の保護膜として用いられる。

次に、ウエル領域７が設けられている以外の半導体基板
２の上面を、例えばレジスト膜で覆った後に、イオン打
ち込みによってｐ型不純物を導入し、さらに半導体基板
２をアニールして前記ウエル領域７を形成する。

次に、第５図に示すように、ウエル領域７の所定表面部
にｐ^＋型チヤネルストッパ領域８を形成するために、半
導体基板２の表面部に、再度ｐ型不純物を導入する。こ
のときのマスクは、例えばレジストを用いる。

次に、半導体基板２の所定上面を酸化してフィールド絶
縁膜９を形成する。フィールド絶縁膜９を形成する際の
熱酸化工程によって、先に導入したｐ型不純物を拡散し
てチャネルストッパ領域８を完成させる。フィールド絶
縁膜９を形成する熱酸化工程のための耐熱酸化マスク
は、ＣＶＤ技術によって得られるシリコンナイトライド
を用いる。

次に、半導体基板２の上面を酸化してゲート絶縁膜１０
を形成する。

次に、第５図乃至第７図に示すように、ゲート電極１１
を形成するために、半導体基板２上面に、例えばＣＶＤ
技術によって得られる多結晶シリコン層を形成する。こ
の多結晶シリコン層の不要な部分を、例えば異方性のエ
ッチング技術によって選択的に除去して、複数のゲート
電極１１を一体に形成する。このゲート電極１１の端部
は、半導体基板２の周辺部にまで延在させ、かつその端
部はボンディングパッド状の電極１２に形成する。この
電極１２は、後にゲート絶縁膜１０の絶縁破壊耐圧試験
を行なうテスタのプローブを接続するためのものであ
る。

なお、基本セル列形成領域３に設けられる全てのＭＩＳ
ＦＥＴのゲート電極１１の下のゲート絶縁膜１０の面積
の総和は、チツプ１に形成されるゲート絶縁膜１０の総
面積の大部分を占める。したがって、基本セル列３に設
けられるＭＩＳＦＥＴのゲート絶縁膜１０の絶縁破壊耐
圧を試験すれば充分に信頼性の高い測定結果を得ること
ができる。

よって、本実施例では、周辺回路４を構成するＭＩＳＦ
ＥＴのゲート絶縁膜の絶縁破壊耐圧試験は行なわないの
で、周辺回路４のＭＩＳＦＥＴのゲート電極は前記基本
セル列形成領域３に設けられるＭＩＳＦＥＴのゲート電
極１１と一体に形成しない。

１３はＮチャネル型ＭＩＳＦＥＴ形成領域であり、１４
はＰチャネル型ＭＩＳＦＥＴ形成領域である。

なお、第６図にはウエル領域７を図示していない。これ
は全平面図において同様である。

また、ＭＩＳＦＥＴのしき値電圧、ソース領域、ドレイ
ン領域のシート抵抗等を測定するための素子は、チップ
１の角部に設けられるが、図示していない。

ゲート電極１１を形成した後に、テスタのプローブを電
極１２に電気的に接続することによって、ゲート電極１
１を高単位、半導体基板２を低電位としそれらの間に１
５［Ｖ］程度の電圧を印加して、ゲート絶縁膜１０の絶
縁破壊耐圧を測定する。この電圧は、ＭＩＳＦＥＴの最
大定格の略２倍である。

なお、ゲート電極１１とウエル領域７との間が逆バイア
スになることから、Ｎチャネル型ＭＩＳＦＥＴ形成領域
１３上のゲート絶縁膜１０に印加される実行電圧は、１
２［Ｖ］程度である。しかし、不純物等によってゲート
絶縁膜１０の絶縁破壊耐圧が不良になっていれば、その
不良をゲート電極１１とウエル領域７との間の短絡とし
て検出できるので、前記絶縁破壊耐圧試験に影響はな
い。

前記絶縁破壊耐圧試験は、論理回路を構成するＭＩＳＦ
ＥＴのゲート絶縁膜１０を直接測定するものである。し
たがって、チップ１とは別に、ウエハ(半導体基板２)の
周辺部等に設けられる絶縁破壊耐圧試験用ＭＩＳＦＥＴ
を用いて間接的に行なう絶縁破壊耐圧試験と比較して、
前記絶縁破壊耐圧試験を極めて信頼性の高いものであ
る。

一方、ゲート絶縁膜１０の絶縁破壊耐圧試験の信頼性
は、実際に電圧が印加されるゲート絶縁膜１０の面積
と、チップ領域１上のゲート絶縁膜１０の総面積との比
に大きく影響される。ところが、ＩＣと高集積化が進む
につれて、チップ領域１に形成されるＭＩＳＦＥＴの数
も増加するので、ゲート電極１１の下のゲート絶縁膜１
０の総面積も増加する。

しかし、ウエハ２にはできるだけ多くのチップ領域１を
設ける必要があることから、前記絶縁破壊耐圧試験用Ｍ
ＩＳＦＥＴの面積を増加させることは極めて困難であ
る。

すなわち、絶縁破壊耐圧試験用ＭＩＳＦＥＴを用いた絶
縁破壊耐圧試験では、チップ領域１上に形成されるゲー
ト絶縁膜１０の面積の増加に伴って試験の信頼性が低下
してしまう。

ところが、本実施例では、チップ領域１に形成されるＭ
ＩＳＦＥＴを用いて、絶縁破壊耐圧を試験するので、Ｉ
Ｃの高集積化に伴って絶縁破壊耐圧試験の信頼性が低下
することはない。

前記ゲート絶縁膜１０の絶縁破壊耐圧試験が終った後
に、第６図に示すＮチャネル型ＭＩＳＦＥＴ１３Ａのソ
ース領域、ドレイン領域１３Ｂを形成するために、ｎ型
不純物をイオン打ち込みによってウエル領域７の表面部
に導入する。このイオン打ち込み工程は、ゲート電極１
１をマスクとして用い、またウエル領域７以外の半導体
基板２の上面は、例えばレジスト膜で覆う。そして、前
記と同様に、Ｐチャネル型ＭＩＳＦＥＴ１４Ａのソース
領域、ドレイン領域１４Ｂを形成するために、ｐ型不純
物を半導体基板２の表面部に導入する。このとき、ウエ
ル領域７の上面は、レジスト膜で覆う。

次に、第９図および第１０図に示すように、ゲート電極
１１を覆って半導体基板２の上に絶縁膜１５を形成す
る。絶縁膜１５は、例えばＣＶＤ技術によって得られる
シリコン酸化膜を用いて形成する。

次に、ゲート電極１１およびＭＩＳＦＥＴ形成領域１
３、１４の所定上部の絶縁膜１５を選択的に除去して接
続孔１６を形成する。

接続孔１６を形成する工程を用いて、前記一体に形成し
たゲート電極１１上の絶縁膜１５を選択的に除去して開
孔１７を形成することに、本実施例の一つの特徴があ
る。開孔１７は、ゲート電極１１を相補型ＭＩＳＦＥＴ
ごとに電極に分離するために用いるものである。

本実施例では、Ｐチャネル型ＭＩＳＦＥＴとＮチャネル
型ＭＩＳＦＥＴとのそれぞれゲート電極１１は一体に形
成する。

開孔１７は、基本セル列形成領域３の間のそれぞれの配
線領域８に形成する。

次に、第１１図および第１２図に示す第１層目の信号配
線１９を形成するために、半導体基板２上の全面に、例
えば蒸着技術によってアルミニュウム層を形成する。そ
して、このアルミニュウム層の不要な部分を、例えばド
ライエッチングによって選択的に除去して信号配線１９
を形成する。

信号配線１９は、基本セル列形成領域３に設けられるＭ
ＩＳＦＥＴを電気的に接続して論理ゲートを構成し、ま
た、配線領域８を交差するように設けて基本セル３Ａの
間を接続するために用いられる。

信号配線１９を形成するためのエッチング工程によっ
て、開孔１７を埋め込むように設けられていたアルミニ
ウムが除去されるので、開孔１７からゲート電極１１が
露出する。

次に、第１３図および第１４図に示すように、開孔１７
から露出したゲート電極１１をエッチングして、一体に
形成したゲート電極１１を相補型ＭＩＳＦＥＴごとに分
離する。前記エッチング工程は、多結晶シリコンからな
るゲート電極１１とアルミニュウムからなる信号配線１
９とのエッチングレートの大きな、例えばウェットエッ
チを用いる。

このように、本実施例によれば、複数のゲート電極１１
を一体に形成し、該ゲート電極１１を用いてゲート絶縁
膜１０の絶縁破壊耐圧を測定し、さらに前記ゲート電極
１１を分離するまでの工程を、製造工程の増加なく行う
ことができる。

次に、第１５図に示すように、例えばＣＶＤ技術によっ
て得られるフォスフォシリケートガラスを用いて、半導
体基板２上の全面に絶縁膜２０を形成する。

この絶縁膜２０によって前記開孔１７が良好に埋め込ま
れるので、開孔１７からゲート電極１１が露出すること
はない。

次に、第１６図に示すように、第１層目の信号配線１９
の上部の絶縁膜２０を選択的に除去して接続孔２１を形
成する。

次に、第２層目の信号配線２２および電源配線２３を形
成するために、半導体基板２２上の全面に、例えば蒸着
技術によってアルミニュウム層を形成する。そして、こ
のアルミニュウム層の不要な部分を、例えばドライエッ
チングによって選択的に除去して信号配線２２と電源配
線２３とを形成する。

次に、図示していないが、例えばＣＶＤ技術によって得
られるシリコン酸化膜を用いて、半導体基板２上に保護
膜を形成して、本実施例のＩＣの製造工程は終了する。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）．基本セル列に設けられる複数のＭＩＳＦＥＴの
ゲート電極を一体に形成し、この一体に形成したゲート
電極を用いてゲート絶縁膜の絶縁破壊耐圧試験を行なう
ことにより、基本セル列に設けられるＭＩＳＦＥＴのゲ
ート電極の下のゲート絶縁膜の面積の総和が、チップ上
面のゲート絶縁膜の総面積の大部分を占めるので、信頼
性の高い試験結果を得ることができる。

（２）．前記（１）により、論理回路を構成するＭＩＳ
ＦＥＴのゲート絶縁膜を直接試験することができるの
で、ウエハの周辺部等に設けられる絶縁破壊耐圧試験用
ＭＩＳＦＥＴを用いて間接的に行う絶縁破壊耐圧試験よ
り極めて信頼性の高い試験結果を得ることができる。

（３）．ＭＩＳＦＥＴの製造工程中に複数のゲート電極
を一体に形成し、該ゲート電極を用いてゲート絶縁膜の
絶縁破壊耐圧を測定し、さらにゲート電極と上層の信号
配線とを接続するための接続孔を形成するエッチング工
程を用いて前記一体に形成したゲート電極を分離するこ
とにより、製造工程を増加することなくゲート絶縁膜の
絶縁破壊耐圧試験を行うことができる。

以上、本発明者によってなされた発明を実施例にもとず
ぎ具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明は、ゲートアレイ方式のＩＣばかりでな
く、読み出し専用メモリ等のメモリを構成するＭＩＳＦ
ＥＴのゲート絶縁膜の絶縁破壊耐圧試験にも適用でき
る。

【図面の簡単な説明】

第１図乃至第１６図は、本実施例のＩＣの製造方法を説
明するための図であり、 第１図は、複数のチップを形成するためのウエハの平面
図、 第２図は、第１図に示したチップ領域を拡大して示す平
面図、 第３図および第４図は、製造工程におけるチップ領域の
要部の断面図、 第５図、第６図、第９図、第１１図、第１３図、第１６
図は、製造工程におけるチップ領域の平面図、 第７図は、第６図のVII−VII切断線における断面図、 第８図は、第６図のVIII−VIII切断線における断面図、 第１０図は、第９図のＸ−Ｘ切断線における断面図、 第１２図は、第１１図のＸII−ＸII切断線における断面
図、 第１４図は、第１３図のＸIV−ＸIV切断線における断面
図、 第１５図は、製造工程におけるチップの要部の断面図で
ある。 １……チップ領域、２……半導体基板（ウエハ）、３…
…基本セル列形成領域、４……周辺回路形成領域、５…
…ボンディングパッド形成領域、６……シリコン酸化
膜、７……ウエル領域、８……チャネルストッパ領域、
９……フィールド絶縁膜、１０……ゲート絶縁膜、１１
……ゲート電極、１２……電極、１３、１４……ＭＩＳ
ＦＥＴ形成領域、１５、２０……絶縁膜、１６、２１…
…接続孔、１７……開孔、１８……配線領域、１９、２
２……信号配線、３Ａ……基本セル、１３Ａ、１４Ａ…
…ＭＩＳＦＥＴ、１３Ｂ、１４Ｂ……ソース領域、ドレ
イン領域、２３……電源配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 8225−4Ｍ Ｈ０１Ｌ 21/82 Ｔ

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板の一表面上に形成された複数個
   のＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊耐圧を試験す
   る工程を有する半導体集積回路装置の製造方法におい
   て、半導体基板の一表面上の複数個のＭＩＳＦＥＴ形成
   領域の夫々にゲート絶縁膜を形成する工程と、この夫々
   のゲート絶縁膜上に夫々ＭＩＳＦＥＴのゲート電極を形
   成するとともに、この夫々のゲート電極間を相互に電気
   的に接続し、前記半導体基板の一表面上の複数個のＭＩ
   ＳＦＥＴ形成領域以外の領域に配置される試験用電極に
   前記複数本のゲート電極を電気的に接続する工程と、こ
   の試験用電極、前記半導体基板の夫々の間に電圧を印加
   し、前記複数個のＭＩＳＦＥＴ形成領域の夫々のゲート
   絶縁膜の絶縁破壊耐圧試験を行う工程と、前記試験用電
   極と複数本のゲート電極との間、この複数本のゲート電
   極の間の夫々を相互に電気的に分離する工程とを備えた
   ことを特徴とする半導体集積回路装置の製造方法。
2. 【請求項２】前記複数本のゲート電極を形成する工程、
   複数本のゲート電極の夫々を接続する工程、試験用電極
   を形成する工程、前記複数本のゲート電極の夫々と試験
   用電極とを接続する工程の夫々は同一工程で行われるこ
   とを特徴とする特許請求の範囲第１項に記載の半導体集
   積回路装置の製造方法。
3. 【請求項３】前記試験用電極と複数本のゲート電極との
   間、この複数本のゲート電極の間に夫々を分離する工程
   は、前記複数個のＭＩＳＦＥＴに接続される配線を形成
   する前にこの配線を通す接続孔を形成する工程と同一工
   程で行われることを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置の製造方法。