JP3341694B2 - プラズマ損傷の検査方法、およびその検査素子 - Google Patents
プラズマ損傷の検査方法、およびその検査素子Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法において、プラズマエッチング時のプラズマの影
響、例えばゲート絶縁膜の損傷等、いわゆるプラズマ損
傷を、高感度で効率良く検出するための検査方法及びそ
の検査用素子に関する。
方法において、プラズマエッチング時のプラズマの影
響、例えばゲート絶縁膜の損傷等、いわゆるプラズマ損
傷を、高感度で効率良く検出するための検査方法及びそ
の検査用素子に関する。
【０００２】
【従来の技術】半導体製造時においては、プラズマを用
いる工程が数多く存在する。プラズマを用いる代表的な
工程としては、プラズマエッチング工程が挙げられる。
プラズマは、正の電荷を持つイオンと負の電荷を持つ電
子が存在する状態のことであり、理想的には正と負の電
荷の量は均衡し、本来電気的な偏りは存在しない。とこ
ろが、何らかの原因で局所的に不均一な状態が発生し、
電荷の均衡が崩れることがあり、この時、プラズマにさ
らされている半導体素子表面の導体から、プラズマの電
荷が半導体素子内に入り込み、ゲート電極、ゲート絶縁
膜を経由して半導体基板に流れ込むことがある。そし
て、ゲート絶縁膜に多くの電荷が流れた場合には、ゲー
ト絶縁膜を損傷・破壊し、ＬＳＩの信頼性を劣化させ、
良品率を低下させるなどの重大な問題が発生する。
いる工程が数多く存在する。プラズマを用いる代表的な
工程としては、プラズマエッチング工程が挙げられる。
プラズマは、正の電荷を持つイオンと負の電荷を持つ電
子が存在する状態のことであり、理想的には正と負の電
荷の量は均衡し、本来電気的な偏りは存在しない。とこ
ろが、何らかの原因で局所的に不均一な状態が発生し、
電荷の均衡が崩れることがあり、この時、プラズマにさ
らされている半導体素子表面の導体から、プラズマの電
荷が半導体素子内に入り込み、ゲート電極、ゲート絶縁
膜を経由して半導体基板に流れ込むことがある。そし
て、ゲート絶縁膜に多くの電荷が流れた場合には、ゲー
ト絶縁膜を損傷・破壊し、ＬＳＩの信頼性を劣化させ、
良品率を低下させるなどの重大な問題が発生する。
【０００３】ゲート絶縁膜に損傷が生ずる理由を、図を
参照して以下に説明する。
参照して以下に説明する。
【０００４】図９から図１１に、フォトレジストをマス
クとして配線のプラズマエッチングを行う際の素子断面
を示す。図１２は素子１００の平面図であり、そのＸ−
Ｙ断面が図１１である。
クとして配線のプラズマエッチングを行う際の素子断面
を示す。図１２は素子１００の平面図であり、そのＸ−
Ｙ断面が図１１である。
【０００５】図９に示すように、半導体基板２上でフィ
ールド絶縁膜４により区画された領域である拡散層６上
に、ゲート絶縁膜８を介してゲート電極１０が形成され
ている。また、フィールド絶縁膜４で区画された他の領
域には、拡散層６が設けられ、全体に層間絶縁膜１２が
形成してある。
ールド絶縁膜４により区画された領域である拡散層６上
に、ゲート絶縁膜８を介してゲート電極１０が形成され
ている。また、フィールド絶縁膜４で区画された他の領
域には、拡散層６が設けられ、全体に層間絶縁膜１２が
形成してある。
【０００６】ゲート電極１０上と拡散層６上には、層間
絶縁膜１２を貫通してビアプラグ１４ａ、１４ｂがそれ
ぞれ設けられている。層間絶縁膜１２上には配線１６と
なる配線層が設けられ、所定形状のフォトレジスト１８
が設けられている。
絶縁膜１２を貫通してビアプラグ１４ａ、１４ｂがそれ
ぞれ設けられている。層間絶縁膜１２上には配線１６と
なる配線層が設けられ、所定形状のフォトレジスト１８
が設けられている。
【０００７】図９は、フォトレジスト１８をマスクとし
て配線層（配線１６）をプラズマ雰囲気で異方性のエッ
チングを行っている途中の状態を示し、配線１６の間の
下部がウェハー全体で連続している。この時、フォトレ
ジスト１８で覆われていない部分、すなわち配線１６の
間、及び配線１６の側面部分は、エッチング時のプラズ
マにさらされ、プラズマから電荷が入り込む。この電荷
は、基板２との接続部である拡散層６を通じて半導体基
板２に流れ込み、ゲート電極１０には流れることはな
い。
て配線層（配線１６）をプラズマ雰囲気で異方性のエッ
チングを行っている途中の状態を示し、配線１６の間の
下部がウェハー全体で連続している。この時、フォトレ
ジスト１８で覆われていない部分、すなわち配線１６の
間、及び配線１６の側面部分は、エッチング時のプラズ
マにさらされ、プラズマから電荷が入り込む。この電荷
は、基板２との接続部である拡散層６を通じて半導体基
板２に流れ込み、ゲート電極１０には流れることはな
い。
【０００８】更にエッチングが進行して図１０に示すよ
うになると、配線間隔の広い場所では配線層は完全に除
去されて分離され、一方間隔の狭い場所は配線１６の側
面底部が裾を引いた形状になり、配線１６が互いに接続
している状態になっている。この時、ビアプラグ１４ｂ
に接続する配線１６ｂは、ビアプラグ１４ａに接続する
配線１６ａと接続してない。したがって、配線１６ａに
入り込んだ電荷はゲート電極１０に集まり、ゲート絶縁
膜８を通って基板２に流れ、この際に流れた電荷によっ
てゲート絶縁膜８に損傷が生じる。エッチングが更に進
行して、配線１６が完全にエッチングされると、配線１
６の側面が垂直形状になって、この後更にエッチングを
追加しても電荷が入らなくなるが、配線１６が完全にエ
ッチングされた状態（図１１参照）に至るまで、帯電が
続くこととなる。
うになると、配線間隔の広い場所では配線層は完全に除
去されて分離され、一方間隔の狭い場所は配線１６の側
面底部が裾を引いた形状になり、配線１６が互いに接続
している状態になっている。この時、ビアプラグ１４ｂ
に接続する配線１６ｂは、ビアプラグ１４ａに接続する
配線１６ａと接続してない。したがって、配線１６ａに
入り込んだ電荷はゲート電極１０に集まり、ゲート絶縁
膜８を通って基板２に流れ、この際に流れた電荷によっ
てゲート絶縁膜８に損傷が生じる。エッチングが更に進
行して、配線１６が完全にエッチングされると、配線１
６の側面が垂直形状になって、この後更にエッチングを
追加しても電荷が入らなくなるが、配線１６が完全にエ
ッチングされた状態（図１１参照）に至るまで、帯電が
続くこととなる。
【０００９】
【発明が解決しようとする課題】プラズマプロセスによ
るゲート電極の帯電を検出するために、矩形または櫛形
をした、アンテナを有するトランジスタが用いられるこ
とがある。典型的なアンテナトランジスタの断面形状を
図１３に、その平面形状を図１４に示す。構造は、図９
の素子１００とほぼ同様である。すなわち、アンテナと
なる配線１６が、櫛形となっており、周囲長を大きくす
るため櫛の長さを長くし、あるいは本数を増大させてい
た。また、配線１６の面積や周囲長を拡大、延長させて
検出感度を向上させていた。
るゲート電極の帯電を検出するために、矩形または櫛形
をした、アンテナを有するトランジスタが用いられるこ
とがある。典型的なアンテナトランジスタの断面形状を
図１３に、その平面形状を図１４に示す。構造は、図９
の素子１００とほぼ同様である。すなわち、アンテナと
なる配線１６が、櫛形となっており、周囲長を大きくす
るため櫛の長さを長くし、あるいは本数を増大させてい
た。また、配線１６の面積や周囲長を拡大、延長させて
検出感度を向上させていた。
【００１０】その理由は以下の通りである。配線が狭い
間隔で並んでいるアンテナは、電子シェーディング効果
による帯電が生じる。プラズマ中には負電荷を持つ電子
と正電荷を持つ正イオンとが存在しているが、電子は等
方的な速度成分を持つので狭い間隔の中には入りづらい
のに対し、正イオンは電界により基板方向に加速される
ので狭い間隔部の内部にも容易に入ることができる。つ
まり正イオンのみが狭い配線内部に入射されることとな
り、配線１６に帯電が生じる。
間隔で並んでいるアンテナは、電子シェーディング効果
による帯電が生じる。プラズマ中には負電荷を持つ電子
と正電荷を持つ正イオンとが存在しているが、電子は等
方的な速度成分を持つので狭い間隔の中には入りづらい
のに対し、正イオンは電界により基板方向に加速される
ので狭い間隔部の内部にも容易に入ることができる。つ
まり正イオンのみが狭い配線内部に入射されることとな
り、配線１６に帯電が生じる。
【００１１】この帯電は、配線１６の間隔が広い部分で
は除去されるが、狭い間隔部では完全には除去されず互
いに連結している状況という限られた時間において生じ
る。したがって、ダメージを感度良く評価するためには
アンテナ比を十分に大きくする必要があり、そのために
は評価トランジスタの面積を相当大きくする必要があっ
たのである。
は除去されるが、狭い間隔部では完全には除去されず互
いに連結している状況という限られた時間において生じ
る。したがって、ダメージを感度良く評価するためには
アンテナ比を十分に大きくする必要があり、そのために
は評価トランジスタの面積を相当大きくする必要があっ
たのである。
【００１２】
【課題を解決するための手段】本発明では、上記課題を
解決し、プラズマプロセスで生じるゲート電極の帯電
を、高感度で検出できる検出方法及びその装置を次のよ
うに構成した。
解決し、プラズマプロセスで生じるゲート電極の帯電
を、高感度で検出できる検出方法及びその装置を次のよ
うに構成した。
【００１３】すなわち、デバイスはＭＯＳトランジスタ
からなり、そのゲート電極に帯電を検出するためのアン
テナを接続させている。アンテナは、配線が一定以下の
間隔で複数本並んだ配線部分と、これら配線の間の下層
層間膜に設けられたビアプラグからなり、ビアプラグの
上面を配線で覆わず露出させた。更に、ビアプラグは直
接、又は間接的にゲート電極と接続させ、配線のプラズ
マエッチング時に、プラズマから流れ込む電荷をビアプ
ラグの上面を通じてゲート電極に集め、基板に流れ出る
過程でゲート絶縁膜に損傷を与えるようにした。
からなり、そのゲート電極に帯電を検出するためのアン
テナを接続させている。アンテナは、配線が一定以下の
間隔で複数本並んだ配線部分と、これら配線の間の下層
層間膜に設けられたビアプラグからなり、ビアプラグの
上面を配線で覆わず露出させた。更に、ビアプラグは直
接、又は間接的にゲート電極と接続させ、配線のプラズ
マエッチング時に、プラズマから流れ込む電荷をビアプ
ラグの上面を通じてゲート電極に集め、基板に流れ出る
過程でゲート絶縁膜に損傷を与えるようにした。
【００１４】このように本発明のアンテナを有するＭＯ
Ｓデバイスは、配線の帯電を効率よく検出することがで
きるので、帯電現象の解明や、プラズマ条件の適正化等
に利用できる。
Ｓデバイスは、配線の帯電を効率よく検出することがで
きるので、帯電現象の解明や、プラズマ条件の適正化等
に利用できる。
【００１５】
【発明の実施の形態】図１に本発明にかかる検出素子１
の第１の実施形態を示す断面図を、図２に、その平面図
を示す。図１は、図２のＸ−Ｙ断面に対応し、フォトレ
ジスト１８をマスクとして配線（配線層）１６をプラズ
マ雰囲気で異方性のエッチングを行った後の状態を示し
ている。
の第１の実施形態を示す断面図を、図２に、その平面図
を示す。図１は、図２のＸ−Ｙ断面に対応し、フォトレ
ジスト１８をマスクとして配線（配線層）１６をプラズ
マ雰囲気で異方性のエッチングを行った後の状態を示し
ている。
【００１６】図１および図２において、検出素子１は、
半導体基板２上でフィールド絶縁膜４により区画された
拡散層６上にゲート絶縁膜８が設けられ、ゲート絶縁膜
８上からフィールド絶縁膜４上に延在してゲート電極１
０が設けてある。そして全体に層間絶縁膜１２を設け、
ゲート電極１０上に、層間絶縁膜１２を貫通するビアプ
ラグ１４が複数個設けてある。
半導体基板２上でフィールド絶縁膜４により区画された
拡散層６上にゲート絶縁膜８が設けられ、ゲート絶縁膜
８上からフィールド絶縁膜４上に延在してゲート電極１
０が設けてある。そして全体に層間絶縁膜１２を設け、
ゲート電極１０上に、層間絶縁膜１２を貫通するビアプ
ラグ１４が複数個設けてある。
【００１７】ビアプラグ１４は、ビアプラグ１４ａとビ
アプラグ１４ｂがあり、ビアプラグ１４ａは上部を配線
１６でほぼ完全に覆われ、ビアプラグ１４ｂは、上部が
配線１６で覆われない位置に設けてある。更に、図２に
示すように、ビアプラグ１４ａは平面形状がほぼ正方形
に近い小さいサイズであり、一方ビアプラグ１４ｂは細
長く、櫛形で狭い間隔で並んでいる配線１６の間に配線
１６と平行に配置してある。
アプラグ１４ｂがあり、ビアプラグ１４ａは上部を配線
１６でほぼ完全に覆われ、ビアプラグ１４ｂは、上部が
配線１６で覆われない位置に設けてある。更に、図２に
示すように、ビアプラグ１４ａは平面形状がほぼ正方形
に近い小さいサイズであり、一方ビアプラグ１４ｂは細
長く、櫛形で狭い間隔で並んでいる配線１６の間に配線
１６と平行に配置してある。
【００１８】（動作の説明）配線１６は櫛形に形成され
ており、配線層のプラズマエッチング時には、従来例で
説明した理由によりゲート電極１０が帯電する。加え
て、上記構造の検出素子１においては、配線１６の側面
が垂直形状にエッチング形成された後においては、配線
１６の間隔部にはビアプラグ１４ｂの上面が層間絶縁膜
１２から露出するため、プラズマから基板２に向かって
垂直に入射した電荷が、ビアプラグ１４ｂの上面を介し
て入り込みゲート電極１０を帯電させ、更に基板２に流
れる際にゲート絶縁膜８を損傷させる。
ており、配線層のプラズマエッチング時には、従来例で
説明した理由によりゲート電極１０が帯電する。加え
て、上記構造の検出素子１においては、配線１６の側面
が垂直形状にエッチング形成された後においては、配線
１６の間隔部にはビアプラグ１４ｂの上面が層間絶縁膜
１２から露出するため、プラズマから基板２に向かって
垂直に入射した電荷が、ビアプラグ１４ｂの上面を介し
て入り込みゲート電極１０を帯電させ、更に基板２に流
れる際にゲート絶縁膜８を損傷させる。
【００１９】このように、ビアプラグ１４ｂを介して電
荷が流れるため、配線１６間の電荷を完全に捕捉でき、
エッチングが終了した時点でのプラズマエッチングによ
る損傷を正確に把握することができる。
荷が流れるため、配線１６間の電荷を完全に捕捉でき、
エッチングが終了した時点でのプラズマエッチングによ
る損傷を正確に把握することができる。
【００２０】（第２の実施形態）図３は、本発明にかか
る検出素子の第２の実施形態を示す断面図であり、図４
はその平面図である。図３は、図４のＸ−Ｙ断面に対応
しており、図１と同様にフォトレジスト１８をマスクと
して配線層（配線１６）をエッチングした状態を示して
いる。
る検出素子の第２の実施形態を示す断面図であり、図４
はその平面図である。図３は、図４のＸ−Ｙ断面に対応
しており、図１と同様にフォトレジスト１８をマスクと
して配線層（配線１６）をエッチングした状態を示して
いる。
【００２１】尚、図１に示した実施形態と共通な部分は
説明を省略し、異なる部分について説明する。
説明を省略し、異なる部分について説明する。
【００２２】本実施形態の特徴は、ビアプラグ１４に、
上面が配線１６でほぼ完全に覆われているビアプラグ１
４ａと、上面が覆われていないビアプラグ１４ｂに加え
て、上面の一部のみが配線１６で覆われているビアプラ
グ１４ｃを設けたことである。更に、ゲート電極１０
は、ゲート絶縁膜８を覆う小面積のゲート電極１０ａと
それとは離れて設けられた大面積のゲート電極１０ｂか
らなり、ゲート電極１０ａ上にプラグビア１４ａが設け
られ、ゲート電極１０ｂ上にビアプラグ１４ｂ、１４ｃ
が設けられている。
上面が配線１６でほぼ完全に覆われているビアプラグ１
４ａと、上面が覆われていないビアプラグ１４ｂに加え
て、上面の一部のみが配線１６で覆われているビアプラ
グ１４ｃを設けたことである。更に、ゲート電極１０
は、ゲート絶縁膜８を覆う小面積のゲート電極１０ａと
それとは離れて設けられた大面積のゲート電極１０ｂか
らなり、ゲート電極１０ａ上にプラグビア１４ａが設け
られ、ゲート電極１０ｂ上にビアプラグ１４ｂ、１４ｃ
が設けられている。
【００２３】そして、配線１６を形成するプラズマエッ
チング時にビアプラグ１４ｂの上面から電荷が入射する
と、電荷は、ゲート電極１０ｂから、ビアプラグ１４
ｃ、ゲート電極１０ａとゲート電極１０ｂを接続する部
分の配線１６ａ、ビアプラグ１４ａを経由してゲート電
極１０ａに流れ込む。
チング時にビアプラグ１４ｂの上面から電荷が入射する
と、電荷は、ゲート電極１０ｂから、ビアプラグ１４
ｃ、ゲート電極１０ａとゲート電極１０ｂを接続する部
分の配線１６ａ、ビアプラグ１４ａを経由してゲート電
極１０ａに流れ込む。
【００２４】本実施形態の利点は、ゲート絶縁膜８に直
接接続しているゲート電極１０ａの面積を小さくできる
ため、ゲート電極１０ａのプラズマエッチング時に生じ
るゲート絶縁膜８の損傷を低減できることである。つま
り、ゲート電極１０ｂとゲート絶縁膜８は離れており、
ゲート電極１０ｂの面積を大きく設定した場合でもゲー
ト電極１０ａのエッチング時の帯電によってゲート絶縁
膜８を損傷させることがなく、配線エッチング時の損傷
のみを単独に検出することが可能となる。
接接続しているゲート電極１０ａの面積を小さくできる
ため、ゲート電極１０ａのプラズマエッチング時に生じ
るゲート絶縁膜８の損傷を低減できることである。つま
り、ゲート電極１０ｂとゲート絶縁膜８は離れており、
ゲート電極１０ｂの面積を大きく設定した場合でもゲー
ト電極１０ａのエッチング時の帯電によってゲート絶縁
膜８を損傷させることがなく、配線エッチング時の損傷
のみを単独に検出することが可能となる。
【００２５】（第３の実施形態）図５は、本発明にかか
る検出素子の第３の実施形態を示す断面図であり、図６
はその平面図である。図５は、図６のＸ−Ｙ断面に対応
し、図１と同様にフォトレジスト１８をマスクとして配
線層（配線１６）をエッチングした状態を示している。
る検出素子の第３の実施形態を示す断面図であり、図６
はその平面図である。図５は、図６のＸ−Ｙ断面に対応
し、図１と同様にフォトレジスト１８をマスクとして配
線層（配線１６）をエッチングした状態を示している。
【００２６】図１に示した実施形態と共通な部分の説明
は省略し、異なる部分のみを説明する。
は省略し、異なる部分のみを説明する。
【００２７】本実施形態の特徴は、ゲート電極１０上に
設けられたビアプラグ１４ｂのいずれもが配線１６には
接しておらず、ビアプラグ１４ｂの上面の全てが層間絶
縁膜１２から露出していることである。このため、配線
１６（配線層）のプラズマエッチング時にビアプラグ１
４ｂの上面から入射した電荷がゲート電極１０に流れ込
む際、上記実施形態１と２では、エッチングの途中で配
線１６の側面形状が裾を引いた状態の時も配線１６の側
面から一定量の電荷が流れ込み、オーバーエッチング時
にビアプラグ１４から入射する電荷と分離して検出する
ことはできなかったが、本実施形態では配線１６に帯電
した電荷は経路がないためゲート電極１０に流れること
はなく、ビアプラグ１４ｂは、配線１６のオーバーエッ
チング時の帯電のみを正確にかつ効率良く集めることが
でき、オーバーエッチング時のプラズマ条件を正確に検
出し、エッチング時の諸条件を適正に設定することがで
きる。
設けられたビアプラグ１４ｂのいずれもが配線１６には
接しておらず、ビアプラグ１４ｂの上面の全てが層間絶
縁膜１２から露出していることである。このため、配線
１６（配線層）のプラズマエッチング時にビアプラグ１
４ｂの上面から入射した電荷がゲート電極１０に流れ込
む際、上記実施形態１と２では、エッチングの途中で配
線１６の側面形状が裾を引いた状態の時も配線１６の側
面から一定量の電荷が流れ込み、オーバーエッチング時
にビアプラグ１４から入射する電荷と分離して検出する
ことはできなかったが、本実施形態では配線１６に帯電
した電荷は経路がないためゲート電極１０に流れること
はなく、ビアプラグ１４ｂは、配線１６のオーバーエッ
チング時の帯電のみを正確にかつ効率良く集めることが
でき、オーバーエッチング時のプラズマ条件を正確に検
出し、エッチング時の諸条件を適正に設定することがで
きる。
【００２８】（第４の実施形態）図７は本発明にかかる
検出素子１の第４の実施形態を示す断面図であり、図８
はその平面図である。図７は、図８のＸ−Ｙ断面に対応
し、図１と同様にフォトレジスト１８をマスクとして配
線１６（配線層）をエッチングした状態を示している。
検出素子１の第４の実施形態を示す断面図であり、図８
はその平面図である。図７は、図８のＸ−Ｙ断面に対応
し、図１と同様にフォトレジスト１８をマスクとして配
線１６（配線層）をエッチングした状態を示している。
【００２９】図５に示した実施形態と共通な部分は説明
を省略し、異なる部分のみを説明する。
を省略し、異なる部分のみを説明する。
【００３０】本実施形態の特徴は、ゲート電極１０がゲ
ート絶縁膜８を覆う小面積のゲート電極１０ａとそれと
は離れて設けられたゲート電極１０ｂからなること、及
び配線１６がゲート電極１０ａと接続する小面積の配線
１６ａとそれとは離れたアンテナ部分１６ｂからなるこ
と、及びゲート電極１０ｂ上に設けられたビアプラグ１
４ｂのいずれもが配線１６ｂに接しておらず、ビアプラ
グ１４ｂの上面の全てが層間絶縁膜１２から露出してい
ることである。更にゲート電極１０ａと配線１６ａはビ
アプラグ１４ａで接続し、ゲート電極１０ｂと配線１６
ａはビアプラグ１４ｄで接続している。
ート絶縁膜８を覆う小面積のゲート電極１０ａとそれと
は離れて設けられたゲート電極１０ｂからなること、及
び配線１６がゲート電極１０ａと接続する小面積の配線
１６ａとそれとは離れたアンテナ部分１６ｂからなるこ
と、及びゲート電極１０ｂ上に設けられたビアプラグ１
４ｂのいずれもが配線１６ｂに接しておらず、ビアプラ
グ１４ｂの上面の全てが層間絶縁膜１２から露出してい
ることである。更にゲート電極１０ａと配線１６ａはビ
アプラグ１４ａで接続し、ゲート電極１０ｂと配線１６
ａはビアプラグ１４ｄで接続している。
【００３１】したがって、配線１６のプラズマエッチン
グ時にビアプラグ１４ｂの上面から入射した電荷はゲー
ト電極１０ｂ、ビアプラグ１４ｄ、配線１６ａ、ビアプ
ラグ１４ａを経由してゲート電極１０ａに流れ込む。一
方、エッチング途中で配線１６ｂの側面形状が裾を引い
た状態の時にも配線１６の側面から一定量の電荷が流れ
込むが、配線１６ｂはビアプラグ１４ｂには接続してい
ないため、配線１６ｂからゲート電極１０電荷が流れ込
むことはない。また配線１６ａの側面からも電荷が流れ
込み得るが、配線８ａの面積を十分に小さくしておけ
ば、その電荷量は非常に小さく無視することができる。
グ時にビアプラグ１４ｂの上面から入射した電荷はゲー
ト電極１０ｂ、ビアプラグ１４ｄ、配線１６ａ、ビアプ
ラグ１４ａを経由してゲート電極１０ａに流れ込む。一
方、エッチング途中で配線１６ｂの側面形状が裾を引い
た状態の時にも配線１６の側面から一定量の電荷が流れ
込むが、配線１６ｂはビアプラグ１４ｂには接続してい
ないため、配線１６ｂからゲート電極１０電荷が流れ込
むことはない。また配線１６ａの側面からも電荷が流れ
込み得るが、配線８ａの面積を十分に小さくしておけ
ば、その電荷量は非常に小さく無視することができる。
【００３２】本実施形態の利点は、ゲート電極１０ａに
流れ込む電荷は、ビアプラグ１４ｂから入射した成分の
みであり、配線１６の側面からの電荷やゲート電極１０
のエッチングの際の電荷を無視できることである。この
ため、配線１６のオーバーエッチング時の帯電のみを選
択的に効率よく集めることができ、オーバーエッチング
用のプラズマ条件を適正化する際に有効である。
流れ込む電荷は、ビアプラグ１４ｂから入射した成分の
みであり、配線１６の側面からの電荷やゲート電極１０
のエッチングの際の電荷を無視できることである。この
ため、配線１６のオーバーエッチング時の帯電のみを選
択的に効率よく集めることができ、オーバーエッチング
用のプラズマ条件を適正化する際に有効である。
【００３３】また本実施形態では、ビアプラグ１４ｂの
形状を細長の矩形ではなく正方形を複数個並べることで
形成している。この理由は、ビアプラグ１４を形成する
際には、全てのビアプラグ１４の形状を同じにした方が
容易に形成できることがあるからである。
形状を細長の矩形ではなく正方形を複数個並べることで
形成している。この理由は、ビアプラグ１４を形成する
際には、全てのビアプラグ１４の形状を同じにした方が
容易に形成できることがあるからである。
【００３４】なお、上記の実施形態では配線１６が第１
層目である場合を例に取り上げたが、本発明はこれに限
定されるものではなく、２層以上の配線層を有するデバ
イスにおいても同様に適用が可能である。
層目である場合を例に取り上げたが、本発明はこれに限
定されるものではなく、２層以上の配線層を有するデバ
イスにおいても同様に適用が可能である。
【００３５】
【発明の効果】本発明では、オーバーエッチング時全体
にわたり帯電が継続されるため、帯電する時間が配線を
完全にエッチングする前の極短時間に限られていた従来
と比較して、帯電時間をおよそ数倍から十倍程度に増や
すことができ、アンテナのサイズをあまり大きくするこ
となくプラズマ損傷の程度を容易に確認することができ
る。
にわたり帯電が継続されるため、帯電する時間が配線を
完全にエッチングする前の極短時間に限られていた従来
と比較して、帯電時間をおよそ数倍から十倍程度に増や
すことができ、アンテナのサイズをあまり大きくするこ
となくプラズマ損傷の程度を容易に確認することができ
る。
【００３６】また、従来と同一のアンテナサイズを用い
た場合にも、極僅かな帯電の影響を高精度で調べること
ができる。
た場合にも、極僅かな帯電の影響を高精度で調べること
ができる。
【００３７】また、オーバーエッチング時のダメージを
増幅して検出することができるので、メインエッチング
とオーバーエッチングのそれぞれの条件における損傷の
程度を分離して検出することができ、従来それぞれの条
件を適正化するため、プラズマエッチング条件を変更し
ていたが、それらを変更することなく検出でき、精度を
向上させることができる。
増幅して検出することができるので、メインエッチング
とオーバーエッチングのそれぞれの条件における損傷の
程度を分離して検出することができ、従来それぞれの条
件を適正化するため、プラズマエッチング条件を変更し
ていたが、それらを変更することなく検出でき、精度を
向上させることができる。
【図１】本発明にかかる検出素子の一実施形態を示す断
面図である。
面図である。
【図２】本発明にかかる検出素子の一実施形態を示す平
面図である。
面図である。
【図３】本発明にかかる検出素子の他の実施形態を示す
断面図である。
断面図である。
【図４】本発明にかかる検出素子の他の実施形態を示す
平面図である。
平面図である。
【図５】本発明にかかる検出素子の他の実施形態を示す
断面図である。
断面図である。
【図６】本発明にかかる検出素子の他の実施形態を示す
平面図である。
平面図である。
【図７】本発明にかかる検出素子の他の実施形態を示す
断面図である。
断面図である。
【図８】本発明にかかる検出素子の他の実施形態を示す
平面図である。
平面図である。
【図９】従来の検出素子の他の実施形態を示す断面図で
ある。
ある。
【図１０】従来の検出素子の他の実施形態を示す断面図
である。
である。
【図１１】従来の検出素子の他の実施形態を示す断面図
である。
である。
【図１２】従来の検出素子の他の実施形態を示す平面図
である。
である。
【図１３】従来の検出素子の他の実施形態を示す断面図
である。
である。
【図１４】従来の検出素子の他の実施形態を示す平面図
である。
である。
１、検出素子 ２、半導体基板 ４、フィールド絶縁膜 ６、拡散層 ８、ゲート絶縁膜 １０、ゲート電極 １２、層間絶縁膜 １４ａ、１４ｂ、１４ｃビアプラグ １６、配線 １８、フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 H01L 21/3065 H01L 29/78 H05H 1/46
Claims (6)
- 【請求項１】 基板上に設けられた絶縁膜上にプラズマ
エッチングにより配線を形成するプラズマ工程におい
て、前記プラズマエッチングにより前記配線が前記絶縁
膜上に形成された状態で、ゲート電極に導通した導電部
の表面が前記絶縁膜を貫通して前記配線間における前記
絶縁膜上に露出し、前記配線のプラズマエッチング時に
該配線間に流入するプラズマからの電荷が前記導電部の
表面から流入し、前記ゲート電極を介してゲート絶縁膜
を通過するようにして前記プラズマ工程における損傷を
検出することを特徴としたプラズマ損傷の検査方法。 - 【請求項２】 前記導通部は、前記プラズマエッチング
後の前記配線と接触させず、オーバーエッチング後の配
線間の電荷のみを前記導通部に流すことを特徴とする請
求項１に記載のプラズマ損傷の検査方法。 - 【請求項３】 基板上に絶縁膜を介して形成した配線層
をエッチングし、前記絶縁膜上に複数の配線を有する素
子であって、ゲート電極に導通し、前記絶縁膜を貫通し
て設けられたビアプラグからなる導電性部材の上面を前
記配線間の前記絶縁膜表面に露出させたことを特徴とし
たプラズマ損傷の検査素子。 - 【請求項４】 基板は、基板部材と、該基板部材上に設
けたゲート電極と、該ゲート電極上に形成された絶縁膜
と、ゲート絶縁膜とからなり、前記ゲート電極上に形成
された絶縁膜上に所定の形状に配線が設けられ、該配線
間に、前記ゲート電極に接続し、かつ、前記絶縁膜を貫
通して前記絶縁膜の表面に露出したビアプラグからなる
導電部を備えたことを特徴とするプラズマ損傷の検査素
子。 - 【請求項５】 前記ゲート電極を、前記ゲート絶縁膜に
接する第一ゲート電極と、前記導電部に接触する第二ゲ
ート電極とし、前記第一ゲート電極と前記第二ゲート電
極とを前記配線によって接続させたことを特徴とする請
求項４に記載のプラズマ損傷の検査素子。 - 【請求項６】 前記ゲート電極を、エッチング後の前記
配線と接触することなく形成したことを特徴とする請求
項４に記載のプラズマ損傷の検査素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00071199A JP3341694B2 (ja) | 1999-01-05 | 1999-01-05 | プラズマ損傷の検査方法、およびその検査素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00071199A JP3341694B2 (ja) | 1999-01-05 | 1999-01-05 | プラズマ損傷の検査方法、およびその検査素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200817A JP2000200817A (ja) | 2000-07-18 |
| JP3341694B2 true JP3341694B2 (ja) | 2002-11-05 |
Family
ID=11481360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00071199A Expired - Fee Related JP3341694B2 (ja) | 1999-01-05 | 1999-01-05 | プラズマ損傷の検査方法、およびその検査素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341694B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3751598B2 (ja) * | 2003-02-20 | 2006-03-01 | 松下電器産業株式会社 | チャージアップダメージ評価用半導体装置とその評価方法 |
-
1999
- 1999-01-05 JP JP00071199A patent/JP3341694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000200817A (ja) | 2000-07-18 |
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