JP2000269281A - 半導体装置およびそのテスト方法 - Google Patents
半導体装置およびそのテスト方法Info
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Abstract
(57)【要約】
【課題】半導体基板の内部に応力がかかる部分のダメー
ジを簡易に高精度で検出する。 【解決手段】半導体基板２０と、半導体基板内で平面的
にＰ型半導体領域２１とＮ型半導体領域２２とが接合す
るように形成され、Ｐ型半導体領域およびＮ型半導体領
域に所定の逆方向バイアス電圧が印加されるＰＮ接合と
を具備する。
ジを簡易に高精度で検出する。 【解決手段】半導体基板２０と、半導体基板内で平面的
にＰ型半導体領域２１とＮ型半導体領域２２とが接合す
るように形成され、Ｐ型半導体領域およびＮ型半導体領
域に所定の逆方向バイアス電圧が印加されるＰＮ接合と
を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
そのテスト方法に係り、特に半導体基板の内部に応力が
かかる部分の基板構造およびその部分のダメージを検出
するテスト方法に関するもので、例えば半導体チップを
外囲器にアセンブリした際に機械的応力がかかる基板内
部に生じたダメージを検出するために適用される。
そのテスト方法に係り、特に半導体基板の内部に応力が
かかる部分の基板構造およびその部分のダメージを検出
するテスト方法に関するもので、例えば半導体チップを
外囲器にアセンブリした際に機械的応力がかかる基板内
部に生じたダメージを検出するために適用される。
【０００２】
【従来の技術】近年、集積回路の微細化、高機能化に伴
い、一般に製造マージンは低下する方向にある。特に、
ボンディングパッドの周辺は、半導体チップを外囲器に
アセンブリした際のボンディング工程でボンダーの機械
的衝撃が直接加わる場所であり、半導体チップの構成材
料、構造の組み合わせによっては、ボンディングパッド
（Bonding Pad ）の直下部にクラックを誘発する場合が
ある。
い、一般に製造マージンは低下する方向にある。特に、
ボンディングパッドの周辺は、半導体チップを外囲器に
アセンブリした際のボンディング工程でボンダーの機械
的衝撃が直接加わる場所であり、半導体チップの構成材
料、構造の組み合わせによっては、ボンディングパッド
（Bonding Pad ）の直下部にクラックを誘発する場合が
ある。
【０００３】図７（ａ）および（ｂ）は、従来のＬＳＩ
チップのボンディングパッドの配置の一例を示す平面図
およびパッド直下部にクラックが発生した様子の一例を
示す断面図である。
チップのボンディングパッドの配置の一例を示す平面図
およびパッド直下部にクラックが発生した様子の一例を
示す断面図である。
【０００４】図７（ａ）において、８１はＬＳＩチップ
の内部回路領域、８２はＬＳＩチップの周辺領域（入出
力回路領域）、８３はパッド配置領域である。
の内部回路領域、８２はＬＳＩチップの周辺領域（入出
力回路領域）、８３はパッド配置領域である。
【０００５】図７（ｂ）において、９０は半導体基板、
９１は基板表層部に選択的に形成されたフィールド酸化
膜、９２は上記フィールド酸化膜９１を含む基板上に形
成された層間絶縁膜、９３は前記フィールド酸化膜９１
の上方で前記層間絶縁膜９２上に形成されたパッド、９
４は表面保護膜、９５はクラックである。
９１は基板表層部に選択的に形成されたフィールド酸化
膜、９２は上記フィールド酸化膜９１を含む基板上に形
成された層間絶縁膜、９３は前記フィールド酸化膜９１
の上方で前記層間絶縁膜９２上に形成されたパッド、９
４は表面保護膜、９５はクラックである。
【０００６】一方、ＭＯＳトランジスタの動作速度は、
浅いソース、ドレイン接合による寄生抵抗の増大やキャ
リヤ（Carrier ）の速度飽和により、高速化が頭打ちに
なる傾向にあるが、その対策として低抵抗のＣｕ配線、
低誘電率層間絶縁膜が採用されようとしている。
浅いソース、ドレイン接合による寄生抵抗の増大やキャ
リヤ（Carrier ）の速度飽和により、高速化が頭打ちに
なる傾向にあるが、その対策として低抵抗のＣｕ配線、
低誘電率層間絶縁膜が採用されようとしている。
【０００７】上記低誘電率層間絶縁膜を採用した場合、
パッド直下部に配線と絶縁膜との剥離不良が生じること
がI.R.P.S （Proceedings of International Reliabili
ty Physics Symposium）1998,P225 〜P231（文献１) で
も報告されており、ＬＳＩの進化に対して切実な問題と
なっている。
パッド直下部に配線と絶縁膜との剥離不良が生じること
がI.R.P.S （Proceedings of International Reliabili
ty Physics Symposium）1998,P225 〜P231（文献１) で
も報告されており、ＬＳＩの進化に対して切実な問題と
なっている。
【０００８】従来、上記したようなパッド下の基板に生
じたダメージを検出するためには、アセンブリされた半
導体装置のチップを分解し、ＫＯＨ等のエッチング液を
用いて欠陥を検出していた。
じたダメージを検出するためには、アセンブリされた半
導体装置のチップを分解し、ＫＯＨ等のエッチング液を
用いて欠陥を検出していた。
【０００９】しかし、この方法は、欠陥検出処理が煩わ
しく、しかも、チップの全領域について基板のダメージ
を高精度で検出することが不可能である。
しく、しかも、チップの全領域について基板のダメージ
を高精度で検出することが不可能である。
【００１０】
【発明が解決しようとする課題】上記したように従来の
半導体装置は、半導体基板の内部に応力がかかる部分の
ダメージを簡易に高精度で検出することが不可能である
という問題があった。
半導体装置は、半導体基板の内部に応力がかかる部分の
ダメージを簡易に高精度で検出することが不可能である
という問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板の内部に応力がかかる部分のダメ
ージを簡易に高精度で検出し得る半導体装置を提供する
ことを目的とする。
たもので、半導体基板の内部に応力がかかる部分のダメ
ージを簡易に高精度で検出し得る半導体装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板と、前記半導体基板内で平面的にＰ型
半導体領域とＮ型半導体領域とが接合するように形成さ
れ、前記Ｐ型半導体領域およびＮ型半導体領域に所定の
逆方向バイアス電圧が印加されるＰＮ接合とを具備する
ことを特徴とする。
置は、半導体基板と、前記半導体基板内で平面的にＰ型
半導体領域とＮ型半導体領域とが接合するように形成さ
れ、前記Ｐ型半導体領域およびＮ型半導体領域に所定の
逆方向バイアス電圧が印加されるＰＮ接合とを具備する
ことを特徴とする。
【００１３】また、本発明の第２の半導体装置は、半導
体基板と、前記半導体基板上に形成された複数個のボン
ディングパッドと、前記複数個のボンディングパッドの
少なくとも中央部の各直下部の半導体基板内で平面的に
Ｐ型半導体領域とＮ型半導体領域とが接合するように形
成されたＰＮ接合とを具備し、前記各ＰＮ接合が電気的
に並列に接続されていることを特徴とする。
体基板と、前記半導体基板上に形成された複数個のボン
ディングパッドと、前記複数個のボンディングパッドの
少なくとも中央部の各直下部の半導体基板内で平面的に
Ｐ型半導体領域とＮ型半導体領域とが接合するように形
成されたＰＮ接合とを具備し、前記各ＰＮ接合が電気的
に並列に接続されていることを特徴とする。
【００１４】なお、前記各半導体装置において、前記Ｐ
型半導体領域およびＮ型半導体領域の各領域の幅および
不純物濃度は、前記ＰＮ接合に真性ブレークダウンが生
じる逆方向電圧より小さく、かつ、真性ブレークダウン
が生じる逆方向電圧の近傍の逆方向バイアス電圧が印加
された時に完全空乏化するように設定されている。
型半導体領域およびＮ型半導体領域の各領域の幅および
不純物濃度は、前記ＰＮ接合に真性ブレークダウンが生
じる逆方向電圧より小さく、かつ、真性ブレークダウン
が生じる逆方向電圧の近傍の逆方向バイアス電圧が印加
された時に完全空乏化するように設定されている。
【００１５】また、前記各半導体装置において、前記Ｐ
型半導体領域およびＮ型半導体領域にそれぞれ対応して
電気的に接続されたＰＮ接合逆バイアス電圧印加用の電
極パッドをさらに具備することが望ましく、前記ＰＮ接
合に逆バイアスを印加して基板のダメージを検出するた
めのテスト回路あるいは前記電極パッドに電気的に接続
された外部端子をさらに具備することが望ましい。
型半導体領域およびＮ型半導体領域にそれぞれ対応して
電気的に接続されたＰＮ接合逆バイアス電圧印加用の電
極パッドをさらに具備することが望ましく、前記ＰＮ接
合に逆バイアスを印加して基板のダメージを検出するた
めのテスト回路あるいは前記電極パッドに電気的に接続
された外部端子をさらに具備することが望ましい。
【００１６】また、本発明の第１の半導体装置のテスト
方法は、本発明の半導体装置の製造後、前記ＰＮ接合逆
バイアス電圧印加用の電極パッドに接続されている外部
端子を通じて前記ＰＮ接合に所定の逆方向バイアス電圧
を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特性
のソフトなブレークダウンによるリーク電流を検出する
ことを特徴とする。
方法は、本発明の半導体装置の製造後、前記ＰＮ接合逆
バイアス電圧印加用の電極パッドに接続されている外部
端子を通じて前記ＰＮ接合に所定の逆方向バイアス電圧
を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特性
のソフトなブレークダウンによるリーク電流を検出する
ことを特徴とする。
【００１７】また、本発明の第２の半導体装置のテスト
方法は、本発明の半導体装置の製造過程において、半導
体チップ上のボンディングパッドにワイヤーボンディン
グを行った後、前記ＰＮ接合に所定の逆方向バイアス電
圧を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特
性のソフトなブレークダウンによるリーク電流を検出す
ることを特徴とする。
方法は、本発明の半導体装置の製造過程において、半導
体チップ上のボンディングパッドにワイヤーボンディン
グを行った後、前記ＰＮ接合に所定の逆方向バイアス電
圧を印加し、前記ＰＮ接合の逆方向電圧対逆方向電流特
性のソフトなブレークダウンによるリーク電流を検出す
ることを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１９】まず、本発明の理論的な背景について説明
する。
する。
【００２０】一般に、ＰＮ接合に電界を印加した時に生
じる空乏層中に存在する重金属や格子欠陥は、キャリヤ
の生成、再結合中心として働き、ＰＮ接合にソフトなブ
レークダウンが生じることが、超ＬＳＩプロセス制御工
学, P26 〜P27 （文献２）、K.V.Ravi, "Imperfections
and Impurities in Semiconductor Silicon" A Wiley
interscience Publication, 1981, P235,p258（文献
３）に記載されている。
じる空乏層中に存在する重金属や格子欠陥は、キャリヤ
の生成、再結合中心として働き、ＰＮ接合にソフトなブ
レークダウンが生じることが、超ＬＳＩプロセス制御工
学, P26 〜P27 （文献２）、K.V.Ravi, "Imperfections
and Impurities in Semiconductor Silicon" A Wiley
interscience Publication, 1981, P235,p258（文献
３）に記載されている。
【００２１】本発明は、上記の理論を応用し、半導体基
板の内部に応力がかかる部分に生じた格子欠陥等による
ダメージをＰＮ接合のソフトなブレークダウンとして検
出するものである。
板の内部に応力がかかる部分に生じた格子欠陥等による
ダメージをＰＮ接合のソフトなブレークダウンとして検
出するものである。
【００２２】即ち、半導体基板の内部に応力がかかる部
分は、例えば半導体チップを外囲器にアセンブリした際
に外部から機械的応力がかかる基板内部、特にワイヤー
接続あるいはバンプ（Bump）搭載用のボンディングパッ
ド（Bonding Pad ）の直下部が代表的であり、この直下
部の基板内に平面的（二次元）に配置されたＰ型半導体
領域とＮ型半導体領域とが接合するＰＮ接合を形成して
おく。
分は、例えば半導体チップを外囲器にアセンブリした際
に外部から機械的応力がかかる基板内部、特にワイヤー
接続あるいはバンプ（Bump）搭載用のボンディングパッ
ド（Bonding Pad ）の直下部が代表的であり、この直下
部の基板内に平面的（二次元）に配置されたＰ型半導体
領域とＮ型半導体領域とが接合するＰＮ接合を形成して
おく。
【００２３】例えば半導体チップを外囲器にアセンブリ
した際のボンディング工程でボンディングパッド直下部
の基板のＰＮ接合領域にダメージ（例えは結晶転位：Di
slocation ）が発生した場合、この結晶転位は結晶構造
を歪ませ、バンドギャップ中に準位を作る。
した際のボンディング工程でボンディングパッド直下部
の基板のＰＮ接合領域にダメージ（例えは結晶転位：Di
slocation ）が発生した場合、この結晶転位は結晶構造
を歪ませ、バンドギャップ中に準位を作る。
【００２４】この準位が空乏層中にあれば、それらはキ
ャリアの再結合中心として働き、ＰＮ接合の逆方向特性
にキャリアの再結合電流が観測されるようになって、Ｐ
Ｎ接合に逆方向電圧を印加するとリーク電流となる。特
に、ダメージがデバイス特性に影響を与えるほど大きく
なり、リーク電流が増大すると、ＰＮ接合は、図１に示
す逆方向電圧Ｖreverse対逆方向電流Ｉreverse特性のよ
うに、ソフトなブレークダウン（Break Down）が生じる
（文献２のＰ２６〜２７、文献３のＰ２３５，Ｐ２５８
参照）。なお、図１中、ＶbdはＰＮ接合の真性ブレーク
ダウンが生じる電圧である。
ャリアの再結合中心として働き、ＰＮ接合の逆方向特性
にキャリアの再結合電流が観測されるようになって、Ｐ
Ｎ接合に逆方向電圧を印加するとリーク電流となる。特
に、ダメージがデバイス特性に影響を与えるほど大きく
なり、リーク電流が増大すると、ＰＮ接合は、図１に示
す逆方向電圧Ｖreverse対逆方向電流Ｉreverse特性のよ
うに、ソフトなブレークダウン（Break Down）が生じる
（文献２のＰ２６〜２７、文献３のＰ２３５，Ｐ２５８
参照）。なお、図１中、ＶbdはＰＮ接合の真性ブレーク
ダウンが生じる電圧である。
【００２５】上記原理を利用すれば、空乏層の外にダメ
ージが存在する場合でも、印加電圧を増加させることに
よって、空乏層が伸び、その存在を電気的に検出でき、
基板のダメージを高精度で検出することが可能になる。
ージが存在する場合でも、印加電圧を増加させることに
よって、空乏層が伸び、その存在を電気的に検出でき、
基板のダメージを高精度で検出することが可能になる。
【００２６】しかし、逆方向電圧をある程度以上印加す
ると、真性のジャンクション（Junction）ブレークダウ
ンが生じるので、空乏層から離れた部分に存在する欠陥
（ダメージ）は単一のＰＮ接合構造では検出できない。
ると、真性のジャンクション（Junction）ブレークダウ
ンが生じるので、空乏層から離れた部分に存在する欠陥
（ダメージ）は単一のＰＮ接合構造では検出できない。
【００２７】そこで、所定の設計基準にしたがってＰＮ
接合パターンを形成しておくことにより、ＰＮ接合に逆
方向電圧を印加した時に、Ｐ領域、Ｎ領域のそれぞれか
ら空乏層が伸び、原理的にはＰＮ接合を配置した全ての
領域に発生したダメーゾの存在を電気的に検出できるこ
とになる。
接合パターンを形成しておくことにより、ＰＮ接合に逆
方向電圧を印加した時に、Ｐ領域、Ｎ領域のそれぞれか
ら空乏層が伸び、原理的にはＰＮ接合を配置した全ての
領域に発生したダメーゾの存在を電気的に検出できるこ
とになる。
【００２８】＜第１の実施の形態＞図２（ａ）は、本発
明の半導体装置の第１の実施の形態として、ＣＭＯＳロ
ジックＬＳＩの一部を概略的に示す上面図である。
明の半導体装置の第１の実施の形態として、ＣＭＯＳロ
ジックＬＳＩの一部を概略的に示す上面図である。
【００２９】図２（ａ）に示すロジックＬＳＩのチップ
１０は、中央部の内部セル領域１１と、周辺部の入出力
（Ｉ／Ｏ）セル領域１２と、外周部のパッド配置領域１
３とにほぼ区分される。
１０は、中央部の内部セル領域１１と、周辺部の入出力
（Ｉ／Ｏ）セル領域１２と、外周部のパッド配置領域１
３とにほぼ区分される。
【００３０】パッド配置領域１３には、複数個の接続パ
ッド（本体パッド）１３１および後述する一対のバイア
ス電圧印加用（基板ダメージ検出用）のパッド１３２が
図２（ａ）に示したような配置で形成されている。そし
て、各パッド１３１の直下部の半導体基板、特にアセン
ブリした際に外部から機械的応力がかかる少なくともパ
ッド中央部の直下部の基板２０には、基板面内で平面的
（二次元）にＰ型半導体領域（Ｐ領域）とＮ型半導体領
域（Ｎ領域）との接合（ＰＮ接合）が形成されている。
ッド（本体パッド）１３１および後述する一対のバイア
ス電圧印加用（基板ダメージ検出用）のパッド１３２が
図２（ａ）に示したような配置で形成されている。そし
て、各パッド１３１の直下部の半導体基板、特にアセン
ブリした際に外部から機械的応力がかかる少なくともパ
ッド中央部の直下部の基板２０には、基板面内で平面的
（二次元）にＰ型半導体領域（Ｐ領域）とＮ型半導体領
域（Ｎ領域）との接合（ＰＮ接合）が形成されている。
【００３１】図２（ｂ）は、図２（ａ）中のボンディン
グパッド１３１の直下部にクラックが発生した様子の一
例を示すものであり、図２（ａ）中のＢ−Ｂ線に沿う断
面構造を概略的に示したものである。
グパッド１３１の直下部にクラックが発生した様子の一
例を示すものであり、図２（ａ）中のＢ−Ｂ線に沿う断
面構造を概略的に示したものである。
【００３２】図２（ｂ）において、２０は半導体基板
（例えばＰ型シリコン）であり、パッド中央部の直下部
の基板２０には、基板面内で平面的（二次元）にＰ領域
２１とＮ領域２２とのＰＮ接合が形成されている。２５
は半導体基板の表層部に選択的に形成されたフィールド
酸化膜、２６はフィールド酸化膜２５を含む基板上に形
成された層間絶縁膜、１３１はフィールド酸化膜２５の
上方で層間絶縁膜２６上に形成されたボンディングパッ
ド、２７は表面保護膜、２８はクラックである。
（例えばＰ型シリコン）であり、パッド中央部の直下部
の基板２０には、基板面内で平面的（二次元）にＰ領域
２１とＮ領域２２とのＰＮ接合が形成されている。２５
は半導体基板の表層部に選択的に形成されたフィールド
酸化膜、２６はフィールド酸化膜２５を含む基板上に形
成された層間絶縁膜、１３１はフィールド酸化膜２５の
上方で層間絶縁膜２６上に形成されたボンディングパッ
ド、２７は表面保護膜、２８はクラックである。
【００３３】前記各パッド１３１の直下部のＰＮ接合
は、電気的に並列に接続されるものであり、本例では、
各パッド１３１の直下部のＰ領域２１が連続的に形成さ
れるとともに、各パッド１３１の直下部のＮ領域２２が
連続的に形成されている。
は、電気的に並列に接続されるものであり、本例では、
各パッド１３１の直下部のＰ領域２１が連続的に形成さ
れるとともに、各パッド１３１の直下部のＮ領域２２が
連続的に形成されている。
【００３４】この場合、図２（ａ）に示すように、Ｐ領
域２１およびＮ領域２２は、それぞれ櫛状パターンを有
し、それぞれの櫛歯パターン部分が互いに噛み合うよう
に形成されている。
域２１およびＮ領域２２は、それぞれ櫛状パターンを有
し、それぞれの櫛歯パターン部分が互いに噛み合うよう
に形成されている。
【００３５】また、Ｐ領域２１に連なるＰ+ 型電極引き
出し領域２３およびＮ領域２２に連なるＮ+ 型電極引き
出し領域２４がパッド配置領域１３の基板に形成されて
いる。そして、前記Ｐ+ 型電極引き出し領域２３および
Ｎ+ 型電極引き出し領域２４は、対応して前記一対のバ
イアス電圧印加用のパッド１３２にコンタクトしてい
る。
出し領域２３およびＮ領域２２に連なるＮ+ 型電極引き
出し領域２４がパッド配置領域１３の基板に形成されて
いる。そして、前記Ｐ+ 型電極引き出し領域２３および
Ｎ+ 型電極引き出し領域２４は、対応して前記一対のバ
イアス電圧印加用のパッド１３２にコンタクトしてい
る。
【００３６】なお、前記Ｐ領域２１、Ｐ+ 型電極引き出
し領域２３、Ｎ領域２２、Ｎ+ 型電極引き出し領域２４
は、半導体基板２０の素子形成領域におけるＣＭＯＳ分
離用のフィールド酸化膜の直下部の半導体基板にＮウエ
ル、Ｐウエルを形成する際に同時に作り込まれる。
し領域２３、Ｎ領域２２、Ｎ+ 型電極引き出し領域２４
は、半導体基板２０の素子形成領域におけるＣＭＯＳ分
離用のフィールド酸化膜の直下部の半導体基板にＮウエ
ル、Ｐウエルを形成する際に同時に作り込まれる。
【００３７】また、前記Ｐ領域２１およびＮ領域２２
は、前記ＰＮ接合に逆方向電圧を印加してそのレベルを
増大する時に、図１に示したＶreverse−Ｉreverse特性
のように真性ブレークダウンが生じる前に完全空乏化す
るように、それぞれの領域の幅Ｘ、Ｙおよびそれぞれの
不純物濃度が設定されている。
は、前記ＰＮ接合に逆方向電圧を印加してそのレベルを
増大する時に、図１に示したＶreverse−Ｉreverse特性
のように真性ブレークダウンが生じる前に完全空乏化す
るように、それぞれの領域の幅Ｘ、Ｙおよびそれぞれの
不純物濃度が設定されている。
【００３８】つまり、ＰＮ接合に真性ブレークダウンが
生じる逆方向電圧より小さく、かつ、真性ブレークダウ
ンが生じる逆方向電圧Ｖbdの近傍の逆方向電圧が印加さ
れた時に完全空乏化するように設定されている。この場
合、ＰＮ接合の櫛形パターンの設計基準としては、図３
（ａ）、（ｂ）に示すような関係が成立することが必要
である。
生じる逆方向電圧より小さく、かつ、真性ブレークダウ
ンが生じる逆方向電圧Ｖbdの近傍の逆方向電圧が印加さ
れた時に完全空乏化するように設定されている。この場
合、ＰＮ接合の櫛形パターンの設計基準としては、図３
（ａ）、（ｂ）に示すような関係が成立することが必要
である。
【００３９】即ち、図３（ａ）は、ＰＮ接合の真性ブレ
ークダウン電圧Ｖbdよりも小さい逆方向電圧Ｖreverse
を印加した時のＰ領域２１の幅Ｗpmetおよび空乏層幅Ｗ
pdep、Ｎ領域２２の幅Ｗnmetおよび空乏層幅Ｗndepの一
例を示している。
ークダウン電圧Ｖbdよりも小さい逆方向電圧Ｖreverse
を印加した時のＰ領域２１の幅Ｗpmetおよび空乏層幅Ｗ
pdep、Ｎ領域２２の幅Ｗnmetおよび空乏層幅Ｗndepの一
例を示している。
【００４０】また、図３（ｂ）は、ＰＮ接合の真性ブレ
ークダウン電圧Ｖbdを印加した時のＰ領域２１の幅Ｗpm
etおよび空乏層幅Ｗpdep、Ｎ領域２２の幅Ｗnmetおよび
空乏層幅Ｗndepを示している。
ークダウン電圧Ｖbdを印加した時のＰ領域２１の幅Ｗpm
etおよび空乏層幅Ｗpdep、Ｎ領域２２の幅Ｗnmetおよび
空乏層幅Ｗndepを示している。
【００４１】図３（ａ）、（ｂ）において、２×Ｗpdep
≧Ｗpmet、且つ、２×Ｗndep≧Ｗnmetを満たす関係が成
立すればよい。なお、図３（ａ）、（ｂ）は、Ｐ領域２
１の不純物濃度よりもＮ領域２２の不純物濃度が高く、
Ｗpdep＞Ｗndepである状態を示している。
≧Ｗpmet、且つ、２×Ｗndep≧Ｗnmetを満たす関係が成
立すればよい。なお、図３（ａ）、（ｂ）は、Ｐ領域２
１の不純物濃度よりもＮ領域２２の不純物濃度が高く、
Ｗpdep＞Ｗndepである状態を示している。
【００４２】上記した構造のＬＳＩによれば、その製造
過程においてボンディングパッド１３１の直下部の基板
２０にダメージが生じている場合には、例えばボンディ
ング工程後の抜き取りテストに際して前記一対のバイア
ス電圧印加用のパッド１３２からＰＮ接合に逆方向バイ
アス電圧を印加した時に、ＰＮ接合にソフトなブレーク
ダウンが生じ、そのリーク電流が前記一対のバイアス電
圧印加用のパッド１３２に流れるので、基板ダメージを
検出することが可能になる。
過程においてボンディングパッド１３１の直下部の基板
２０にダメージが生じている場合には、例えばボンディ
ング工程後の抜き取りテストに際して前記一対のバイア
ス電圧印加用のパッド１３２からＰＮ接合に逆方向バイ
アス電圧を印加した時に、ＰＮ接合にソフトなブレーク
ダウンが生じ、そのリーク電流が前記一対のバイアス電
圧印加用のパッド１３２に流れるので、基板ダメージを
検出することが可能になる。
【００４３】この際、全てのボンディングパッド１３１
の直下部のＰＮ接合が電気的に並列に接続されているの
で、全てのボンディングパッド１３１の直下部の基板内
部のダメージを検出することができる。
の直下部のＰＮ接合が電気的に並列に接続されているの
で、全てのボンディングパッド１３１の直下部の基板内
部のダメージを検出することができる。
【００４４】なお、全てのボンディングパッド１３１の
直下部の基板内部のうちのダメージ箇所は、基板裏面か
らの発光を観測する既知の技術を利用することにより同
定が可能である。
直下部の基板内部のうちのダメージ箇所は、基板裏面か
らの発光を観測する既知の技術を利用することにより同
定が可能である。
【００４５】また、上記した構造のＬＳＩによれば、そ
の製造に際して、従来のＬＳＩの製造工程に対してマス
クのみの変更で対応でき、プロセスの追加を必要としな
い。また、ＰＮ接合から引き出した電極にバイアス電圧
を印加するようにすれば、パターンの増大が殆んど生じ
ない。また、寄生容量の増加も殆んど生じない。したが
って、ボンディングパッド１３１を有する全ての製品に
適用可能であり、汎用性がきわめて高い。
の製造に際して、従来のＬＳＩの製造工程に対してマス
クのみの変更で対応でき、プロセスの追加を必要としな
い。また、ＰＮ接合から引き出した電極にバイアス電圧
を印加するようにすれば、パターンの増大が殆んど生じ
ない。また、寄生容量の増加も殆んど生じない。したが
って、ボンディングパッド１３１を有する全ての製品に
適用可能であり、汎用性がきわめて高い。
【００４６】なお、Ｐ領域２１およびＮ領域２２のパタ
ーンは、前記したようにそれぞれの櫛歯パターン部分が
互いに噛み合うように形成された櫛状パターンに限ら
ず、基本的には前記したような設計基準を満たすもので
あればどのようなパターンでもよい。
ーンは、前記したようにそれぞれの櫛歯パターン部分が
互いに噛み合うように形成された櫛状パターンに限ら
ず、基本的には前記したような設計基準を満たすもので
あればどのようなパターンでもよい。
【００４７】図４は、図２（ａ）に示したＰＮ接合の櫛
形パターンの変形例を示す。
形パターンの変形例を示す。
【００４８】図４に示すＰＮ接合のパターンは、Ｐ領域
５１およびＮ領域５２のそれぞれからチューリップの花
模様のパターンが突出し、この突出部分が互いに噛み合
うように形成されたものであり、異なる導電領域を挟ん
で対向する同一導電領域相互の対向距離ｄ1 、ｄ2 は前
述の設計基準を満たすように決定される。
５１およびＮ領域５２のそれぞれからチューリップの花
模様のパターンが突出し、この突出部分が互いに噛み合
うように形成されたものであり、異なる導電領域を挟ん
で対向する同一導電領域相互の対向距離ｄ1 、ｄ2 は前
述の設計基準を満たすように決定される。
【００４９】また、前記実施の形態において、ＰＮ接合
領域とパッド１３１との大きさ関係については、一義的
な制約はないが、ＰＮ接合領域を大きく設定した方が検
出感度は上昇する。
領域とパッド１３１との大きさ関係については、一義的
な制約はないが、ＰＮ接合領域を大きく設定した方が検
出感度は上昇する。
【００５０】しかし、通常はパッド１３１の中央付近に
対してボンディングが行われるので、ＰＮ接合領域の大
きさはパッド１３１の大きさより必ずしも大きい必要は
なく、前記ＰＮ接合領域には、トランジスタやダイオー
ド等の素子を形成できないので、ＰＮ接合領域を大きく
するとチップサイズの縮小には不利である。したがっ
て、一般に、チップサイズに余裕がある場合は、ＰＮ接
合領域をパッドサイズよりも大きく設定した方が検出感
度は上昇する。
対してボンディングが行われるので、ＰＮ接合領域の大
きさはパッド１３１の大きさより必ずしも大きい必要は
なく、前記ＰＮ接合領域には、トランジスタやダイオー
ド等の素子を形成できないので、ＰＮ接合領域を大きく
するとチップサイズの縮小には不利である。したがっ
て、一般に、チップサイズに余裕がある場合は、ＰＮ接
合領域をパッドサイズよりも大きく設定した方が検出感
度は上昇する。
【００５１】また、パッド１３１上にバンプ（図示せ
ず）を形成する場合は、パッド１３１の電極露出部分の
全てにバンプが成長するので、ＰＮ接合領域をパッド１
３１と同等の大きさに設計した方が効果的な場合もあ
る。
ず）を形成する場合は、パッド１３１の電極露出部分の
全てにバンプが成長するので、ＰＮ接合領域をパッド１
３１と同等の大きさに設計した方が効果的な場合もあ
る。
【００５２】図５（ａ）、（ｂ）は、図２中のＰＮ接合
領域の大きさを変えた例を示す。
領域の大きさを変えた例を示す。
【００５３】図５（ａ）は、ＰＮ接合領域をパッド１３
１よりも小さく設定した場合の一例を示しており、図５
（ｂ）は、ＰＮ接合領域をパッド１３１よりも小さく設
定した場合の一例を示している。
１よりも小さく設定した場合の一例を示しており、図５
（ｂ）は、ＰＮ接合領域をパッド１３１よりも小さく設
定した場合の一例を示している。
【００５４】図５（ａ）、（ｂ）において、６１はＰ領
域、６２はＮ領域、１３１ａはパッド１３１上の絶縁膜
のパッド開口領域を示しており、６０はパッド１３１上
の中央付近に対してボンディングが行われる領域の一例
を示している。
域、６２はＮ領域、１３１ａはパッド１３１上の絶縁膜
のパッド開口領域を示しており、６０はパッド１３１上
の中央付近に対してボンディングが行われる領域の一例
を示している。
【００５５】次に、本発明をボンディングパッド直下部
以外の基板のダメージを検出する場合に適用した例を説
明する。
以外の基板のダメージを検出する場合に適用した例を説
明する。
【００５６】近年、ＬＳＩの高機能化、高付加価値化に
伴い、ロジックＬＳＩにＤＲＡＭを混載するために、半
導体基板にトレンチキャパシタを形成する場合がある。
この場合、異なる組成の材料をチップ内部に三次元的に
積層することによって生ずる応力がダメージの発生の原
因になるおそれがある。
伴い、ロジックＬＳＩにＤＲＡＭを混載するために、半
導体基板にトレンチキャパシタを形成する場合がある。
この場合、異なる組成の材料をチップ内部に三次元的に
積層することによって生ずる応力がダメージの発生の原
因になるおそれがある。
【００５７】そこで、前記したようなＰＮ接合領域を、
基板のボンディングパッド直下部以外にも所望の部分に
形成し、チップ内部のダメージ（結晶転位）を検出する
ようにしても有効である。
基板のボンディングパッド直下部以外にも所望の部分に
形成し、チップ内部のダメージ（結晶転位）を検出する
ようにしても有効である。
【００５８】図６は、本発明の第２の実施の形態に係る
ＬＳＩを概略的に示す上面図である。 このＬＳＩは、
ボンディングパッド直下部だけでなく、それ以外の部分
の基板のダメージの検出を可能にした例である。
ＬＳＩを概略的に示す上面図である。 このＬＳＩは、
ボンディングパッド直下部だけでなく、それ以外の部分
の基板のダメージの検出を可能にした例である。
【００５９】図６に示すＬＳＩにおいては、チップ外周
部のパッド配置領域およびチップ内部領域の複数の場所
にそれぞれ櫛形のＰ領域７１とＮ領域７２とが接合する
ＰＮ接合領域が形成され、各ＰＮ接合領域のＰ領域７１
相互およびＮ領域７２相互は配線７０で電気的に接続さ
れている。この配線７０として多層配線を用いることに
より、配線を交差させることも可能であり、Ｐ領域７１
とＮ領域７２の配置関係を任意に入れ替えることも可能
であり、チップ内部領域のＰＮ接合領域を任意の場所に
ＰＮ接合領域を配置することが可能である。
部のパッド配置領域およびチップ内部領域の複数の場所
にそれぞれ櫛形のＰ領域７１とＮ領域７２とが接合する
ＰＮ接合領域が形成され、各ＰＮ接合領域のＰ領域７１
相互およびＮ領域７２相互は配線７０で電気的に接続さ
れている。この配線７０として多層配線を用いることに
より、配線を交差させることも可能であり、Ｐ領域７１
とＮ領域７２の配置関係を任意に入れ替えることも可能
であり、チップ内部領域のＰＮ接合領域を任意の場所に
ＰＮ接合領域を配置することが可能である。
【００６０】この例では、チップのコーナー部に引き出
した１組の検出パッド７３２により、パッド配置領域の
直下部およびチップ内部領域の全ての部分のダメージ情
報を電気的に検出することができる。なお、図６中、通
常のボンディングパッドは、図示の簡単化のために省略
した。
した１組の検出パッド７３２により、パッド配置領域の
直下部およびチップ内部領域の全ての部分のダメージ情
報を電気的に検出することができる。なお、図６中、通
常のボンディングパッドは、図示の簡単化のために省略
した。
【００６１】ここで、本発明の半導体装置の特徴および
効果を纏めて記述する。
効果を纏めて記述する。
【００６２】即ち、本発明の半導体装置は、半導体チッ
プを外囲器にアッセンブリした時に基板内部に応力のか
かる部分、特に機械的応力が加わるボンディングパッド
直下部の基板に平面的なＰＮ接合を形成されている。
プを外囲器にアッセンブリした時に基板内部に応力のか
かる部分、特に機械的応力が加わるボンディングパッド
直下部の基板に平面的なＰＮ接合を形成されている。
【００６３】そして、ＰＮ接合のＰ型半導体領域および
Ｎ型半導体領域の各領域の幅および不純物濃度は、ＰＮ
接合に逆方向バイアス電圧が印加された時に真性ブレー
クダウンが生じる前に完全空乏化するように設定されて
いる。
Ｎ型半導体領域の各領域の幅および不純物濃度は、ＰＮ
接合に逆方向バイアス電圧が印加された時に真性ブレー
クダウンが生じる前に完全空乏化するように設定されて
いる。
【００６４】この場合、ＰＮ接合のＰ領域およびＮ領域
は、それぞれ櫛状パターンを有し、それぞれの櫛歯パタ
ーン部分が互いに噛み合うように形成されているので、
パターン設計が容易になる。
は、それぞれ櫛状パターンを有し、それぞれの櫛歯パタ
ーン部分が互いに噛み合うように形成されているので、
パターン設計が容易になる。
【００６５】したがって、ＰＮ接合のＰ型半導体領域お
よびＮ型半導体領域にそれぞれ対応して電気的に接続さ
れたＰＮ接合逆バイアス電圧印加用の電極パッドを設け
ておき、ＰＮ接合に逆バイアス電圧を印加することによ
り、アッセンブリ時に生じた基板内部のダメージをＰＮ
接合のＩ−Ｖ特性のソフトなブレークダウンによるリー
ク電流としてＰＡ単位の極めて高い精度で検出すること
が可能になる。
よびＮ型半導体領域にそれぞれ対応して電気的に接続さ
れたＰＮ接合逆バイアス電圧印加用の電極パッドを設け
ておき、ＰＮ接合に逆バイアス電圧を印加することによ
り、アッセンブリ時に生じた基板内部のダメージをＰＮ
接合のＩ−Ｖ特性のソフトなブレークダウンによるリー
ク電流としてＰＡ単位の極めて高い精度で検出すること
が可能になる。
【００６６】この場合、通常の複数個のボンディングパ
ッドが配置されるパッド配置領域の空き領域にＰＮ接合
逆バイアス電圧印加用の電極パッドを設けることによっ
て、チップ面積の増大をまねかなくて済む。
ッドが配置されるパッド配置領域の空き領域にＰＮ接合
逆バイアス電圧印加用の電極パッドを設けることによっ
て、チップ面積の増大をまねかなくて済む。
【００６７】また、ＰＮ接合が基板内部で二次元的に設
けられているので、アッセンブリ時に生じた基板内部の
ダメージを広範囲に検出することが可能になる。
けられているので、アッセンブリ時に生じた基板内部の
ダメージを広範囲に検出することが可能になる。
【００６８】また、基板内の機械的な応力がかかる全て
の部分、例えば複数個のボンディングパッドの各直下部
に形成されたＰＮ接合のＰ型半導体領域およびＮ型半導
体領域がそれぞれ連続的に形成されることにより、各Ｐ
Ｎ接合が電気的に並列に接続されているので、基板内の
一箇所でもダメージを受けた箇所があれば検出すること
が可能になる。
の部分、例えば複数個のボンディングパッドの各直下部
に形成されたＰＮ接合のＰ型半導体領域およびＮ型半導
体領域がそれぞれ連続的に形成されることにより、各Ｐ
Ｎ接合が電気的に並列に接続されているので、基板内の
一箇所でもダメージを受けた箇所があれば検出すること
が可能になる。
【００６９】さらに、ＰＮ接合逆バイアス電圧印加用の
電極パッドに電気的に接続された外部端子を設けておく
ことにより、ダメージ検出テストを半導体装置の外部か
ら容易に行うことが可能になる。たとえば、ボンディン
グ時に生じたダメージをボンディング工程直後の抜き取
り検査により容易に検出することが可能になる。
電極パッドに電気的に接続された外部端子を設けておく
ことにより、ダメージ検出テストを半導体装置の外部か
ら容易に行うことが可能になる。たとえば、ボンディン
グ時に生じたダメージをボンディング工程直後の抜き取
り検査により容易に検出することが可能になる。
【００７０】さらに、ＰＮ接合に逆バイアスを印加して
基板のダメージを検出するためのテスト回路を設けてお
くことにより、チップを分解することなく、外部端子を
使用することなく、チップのテスト工程でダメージ検出
テストを容易に行うことが可能になる。
基板のダメージを検出するためのテスト回路を設けてお
くことにより、チップを分解することなく、外部端子を
使用することなく、チップのテスト工程でダメージ検出
テストを容易に行うことが可能になる。
【００７１】また、本発明の半導体装置のテスト方法
は、前述したような半導体装置の製造後、前記ＰＮ接合
逆バイアス電圧印加用の電極パッドに接続されている外
部端子を通じて前記ＰＮ接合に所定の逆方向バイアス電
圧を印加し、前記ＰＮ接合のリーク電流を検出すること
によりＰＮ接合の逆方向電圧対逆方向電流特性のソフト
ブレークダウンの有無を検出することを特徴とするもの
である。
は、前述したような半導体装置の製造後、前記ＰＮ接合
逆バイアス電圧印加用の電極パッドに接続されている外
部端子を通じて前記ＰＮ接合に所定の逆方向バイアス電
圧を印加し、前記ＰＮ接合のリーク電流を検出すること
によりＰＮ接合の逆方向電圧対逆方向電流特性のソフト
ブレークダウンの有無を検出することを特徴とするもの
である。
【００７２】また、本発明の半導体装置のテスト方法
は、前述したような半導体装置の製造過程において、半
導体チップ上のボンディングパッドにワイヤーボンディ
ングを行った後、前記ＰＮ接合に所定の逆方向バイアス
電圧を印加し、前記ＰＮ接合のリーク電流を検出するこ
とによりＰＮ接合の逆方向電圧対逆方向電流特性のソフ
トブレークダウンの有無を検出することを特徴とするも
のである。
は、前述したような半導体装置の製造過程において、半
導体チップ上のボンディングパッドにワイヤーボンディ
ングを行った後、前記ＰＮ接合に所定の逆方向バイアス
電圧を印加し、前記ＰＮ接合のリーク電流を検出するこ
とによりＰＮ接合の逆方向電圧対逆方向電流特性のソフ
トブレークダウンの有無を検出することを特徴とするも
のである。
【００７３】
【発明の効果】上述したように本発明の半導体装置およ
びそのテスト方法によれば、半導体基板の内部に応力が
かかる部分のダメージを簡易に高精度で検出することが
できる。
びそのテスト方法によれば、半導体基板の内部に応力が
かかる部分のダメージを簡易に高精度で検出することが
できる。
【図１】本発明の動作原理を説明するために、ＰＮ接合
の逆方向電圧対逆方向電流特性（ＩＶ特性）の一例を示
す特性図。
の逆方向電圧対逆方向電流特性（ＩＶ特性）の一例を示
す特性図。
【図２】本発明の半導体装置の第１の実施の形態に係る
ＣＭＯＳロジックＬＳＩの一部を概略的に示す上面図お
よび断面図。
ＣＭＯＳロジックＬＳＩの一部を概略的に示す上面図お
よび断面図。
【図３】図２中のＰＮ接合の櫛形パターンの設計基準を
説明するために示す上面図。
説明するために示す上面図。
【図４】図２中のＰＮ接合の櫛形パターンの変形例を示
す平面図。
す平面図。
【図５】図２中のＰＮ接合領域の大きさを変えた例を示
す平面図。
す平面図。
【図６】本発明の半導体装置の第２の実施の形態に係る
ＬＳＩの一部を概略的に示す上面図。
ＬＳＩの一部を概略的に示す上面図。
【図７】従来のＬＳＩのボンディングパッドの直下部に
クラックが発生した様子の一例を示す断面図。
クラックが発生した様子の一例を示す断面図。
１３…パッド配置領域、 １３１…ボンディングパッド、 １３２…バイアス電圧印加用（基板ダメージ検出用）パ
ッド、 ２０…基板、 ２１…Ｐ領域、 ２２…Ｎ領域、 ２８…クラック。
ッド、 ２０…基板、 ２１…Ｐ領域、 ２２…Ｎ領域、 ２８…クラック。
Claims (11)
- 【請求項１】 半導体基板と、 前記半導体基板内で平面的にＰ型半導体領域とＮ型半導
体領域とが接合するように形成され、前記Ｐ型半導体領
域およびＮ型半導体領域に所定の逆方向バイアス電圧が
印加されるＰＮ接合とを具備することを特徴とする半導
体装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成された複数個のボンディングパ
ッドと、 前記複数個のボンディングパッドの少なくとも中央部の
各直下部の半導体基板内で平面的にＰ型半導体領域とＮ
型半導体領域とが接合するように形成されたＰＮ接合と
を具備し、前記各ＰＮ接合が電気的に並列に接続されて
いることを特徴とする半導体装置。 - 【請求項３】 前記複数個のボンディングパッドの各直
下部に形成されたＰＮ接合のＰ型半導体領域およびＮ型
半導体領域がそれぞれ連続的に形成されていることを特
徴とする請求項２記載の半導体装置。 - 【請求項４】 前記Ｐ型半導体領域およびＮ型半導体領
域の各領域の幅および不純物濃度は、前記ＰＮ接合の真
性ブレークダウンが生じる逆方向電圧より小さく、か
つ、上記真性ブレークダウンが生じる逆方向電圧の近傍
の逆方向バイアス電圧が印加された時に完全空乏化する
ように設定されていることを特徴とする請求項２または
３記載の半導体装置。 - 【請求項５】 前記Ｐ型半導体領域およびＮ型半導体領
域は、それぞれ櫛状パターンを有し、それぞれの櫛歯パ
ターン部分が互いに噛み合うように形成されていること
を特徴とする請求項１乃至４のいずれか１項に記載の半
導体装置。 - 【請求項６】 前記Ｐ型半導体領域およびＮ型半導体領
域にそれぞれ対応して電気的に接続されたＰＮ接合逆バ
イアス電圧印加用の電極パッドをさらに具備することを
特徴とする請求項１乃至６のいずれか１項に記載の半導
体装置。 - 【請求項７】 前記電極パッドは、前記複数個のボンデ
ィングパッドが配置されるパッド配置領域に設けられて
いることを特徴とする請求項６記載の半導体装置。 - 【請求項８】 前記電極パッドに電気的に接続された外
部端子をさらに具備することを特徴とする請求項６また
は７記載の半導体装置。 - 【請求項９】 前記電極を設けずに、チップ内部のテス
ト回路から前記ＰＮ接合に逆バイアスを印加して基板の
ダメージを検出するように構成したことを特徴とする請
求項６または７記載の半導体装置。 - 【請求項１０】 請求項８記載の半導体装置の製造後、
前記ＰＮ接合逆バイアス電圧印加用の電極パッドに接続
されている外部端子を通じて前記ＰＮ接合に所定の逆方
向バイアス電圧を印加し、前記ＰＮ接合の逆方向電圧対
逆方向電流特性のソフトなブレークダウンによるリーク
電流を検出することを特徴とする半導体装置のテスト方
法。 - 【請求項１１】 請求項１乃至７、９のいずれか１項に
記載の半導体装置の製造過程において、半導体チップ上
のボンディングパッドにワイヤーボンディングを行った
後、前記ＰＮ接合に所定の逆方向バイアス電圧を印加
し、前記ＰＮ接合の逆方向電圧対逆方向電流特性のソフ
トなブレークダウンによるリーク電流を検出することを
特徴とする半導体装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06807199A JP3792931B2 (ja) | 1999-03-15 | 1999-03-15 | 半導体装置およびそのテスト方法 |
| US09/522,590 US6291834B1 (en) | 1999-03-15 | 2000-03-10 | Semiconductor device and testing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06807199A JP3792931B2 (ja) | 1999-03-15 | 1999-03-15 | 半導体装置およびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269281A true JP2000269281A (ja) | 2000-09-29 |
| JP3792931B2 JP3792931B2 (ja) | 2006-07-05 |
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|---|---|---|---|
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|---|---|
| US (1) | US6291834B1 (ja) |
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| CN106033105A (zh) * | 2015-03-09 | 2016-10-19 | 中国农业大学 | 一种判断p型铝镓氮材料的方法 |
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| WO2011023922A1 (en) * | 2009-08-28 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Improved pn junctions and methods |
| GB0915501D0 (en) * | 2009-09-04 | 2009-10-07 | Univ Warwick | Organic photosensitive optoelectronic devices |
| TWI419323B (zh) * | 2010-12-17 | 2013-12-11 | Richtek Technology Corp | 半導體ｐｎ接面結構及其製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1999-03-15 JP JP06807199A patent/JP3792931B2/ja not_active Expired - Fee Related
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2000
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