JP2522207B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に、半導体装置のボン
ディングパッド部の構造に関する。本発明は例えば、MO
S集積回路またはバイポーラ集積回路等に使用される。
ディングパッド部の構造に関する。本発明は例えば、MO
S集積回路またはバイポーラ集積回路等に使用される。
［従来の技術］ 関連する従来技術が以下に説明される。
半導体チップと外部回路との接続のために使用される
各種の接続技術は周知である。ワイヤボンディング法、
フリップチップ法、ビームリード法、テープボンディン
グ法は上記接続技術の代表例である。どの接続技術を使
用する場合においても、半導体チップ表面にボンディン
グパッドと呼ばれる電極領域が形成され、上記のボンデ
ィングパッド表面に直接またはバンプ等を介して、リー
ド電極が接続される。、上記のボンディングパッドとリ
ードの接続のために、両者を加圧する事は周知である。
各種の接続技術は周知である。ワイヤボンディング法、
フリップチップ法、ビームリード法、テープボンディン
グ法は上記接続技術の代表例である。どの接続技術を使
用する場合においても、半導体チップ表面にボンディン
グパッドと呼ばれる電極領域が形成され、上記のボンデ
ィングパッド表面に直接またはバンプ等を介して、リー
ド電極が接続される。、上記のボンディングパッドとリ
ードの接続のために、両者を加圧する事は周知である。
また半導体チップのテストのために、上記ボンディン
グパッドにテスト用プローブ針を圧接する事もまた周知
である。
グパッドにテスト用プローブ針を圧接する事もまた周知
である。
上記半導体製造装置の説明から、ボンディングパッド
部が特に機械的に圧力を受ける部位である事に留意され
たい。
部が特に機械的に圧力を受ける部位である事に留意され
たい。
［発明が解決しようとする問題点］ 上記先行技術にも関らず、改善が期待される第１の問
題は、 上記ボンディングパッド電極と、その直下にフィール
ド絶縁膜を介して接する半導体基板（またはウエル領
域）表面が短絡しやすい事である。上記問題は以下の情
況において発生しやすい。即ち、第１の短絡要因はリー
ドとの接触時のフィールド絶縁膜の損傷であり、第２の
短絡要因はテスト用プローブ針の圧接時のフィールド絶
縁膜の損傷であり、第３の短絡要因はフィールド絶縁膜
の耐圧不良であり、第４の短絡要因は使用時の高電圧入
力である。もちろん、他にも多くの短絡要因が有り、そ
れらはチップ歩留まりを低下させる。
題は、 上記ボンディングパッド電極と、その直下にフィール
ド絶縁膜を介して接する半導体基板（またはウエル領
域）表面が短絡しやすい事である。上記問題は以下の情
況において発生しやすい。即ち、第１の短絡要因はリー
ドとの接触時のフィールド絶縁膜の損傷であり、第２の
短絡要因はテスト用プローブ針の圧接時のフィールド絶
縁膜の損傷であり、第３の短絡要因はフィールド絶縁膜
の耐圧不良であり、第４の短絡要因は使用時の高電圧入
力である。もちろん、他にも多くの短絡要因が有り、そ
れらはチップ歩留まりを低下させる。
上記問題は多数のボンディングパッド部を持つLSIに
おいて、特に重要である。なぜならLSIにおいて、ある
程度の電流密度と低抵抗率を要求されるボンディングパ
ッド部の縮小には限界があり、高集積化するに従って端
子数が増加するからである。例えば、ある種の論理LSI
は数百の端子を持つチップが使用されている。
おいて、特に重要である。なぜならLSIにおいて、ある
程度の電流密度と低抵抗率を要求されるボンディングパ
ッド部の縮小には限界があり、高集積化するに従って端
子数が増加するからである。例えば、ある種の論理LSI
は数百の端子を持つチップが使用されている。
本発明は上記問題点を改良する事を目的とする。従っ
て、本発明の具体的な第１の目的は、半導体装置のボン
ディングパッド部の歩留りと信頼性を改善する事であ
る。本発明の他の目的はボンディングパッド部の上記改
善を低コストに実施する事である。
て、本発明の具体的な第１の目的は、半導体装置のボン
ディングパッド部の歩留りと信頼性を改善する事であ
る。本発明の他の目的はボンディングパッド部の上記改
善を低コストに実施する事である。
［問題点を解決するための手段及び作用］ 第１の発明は、第１導電型の基板又はウエル領域と、
上記基板またはウエル領域の表面に形成された絶縁膜
と、該絶縁膜上に設置されたボンディングパッド電極
と、上記絶縁膜を介して上記ボンディングパッド電極と
対向する上記基板またはウエル領域表面に設置された第
２導電型アイソレーション領域とを有する半導体装置に
おいて、 上記ボンディングパッド電極と上記アイソレーション
領域とは上記絶縁膜を貫通するコンタクトホールによっ
て接続されるとともに、上記ボンディングパッド電極は
上記アイソレーション領域と上記基板またはウエル領域
との間のpn接合を０バイアス又は逆バイアスさせる範囲
の電圧を付与されていることを特徴としている。
上記基板またはウエル領域の表面に形成された絶縁膜
と、該絶縁膜上に設置されたボンディングパッド電極
と、上記絶縁膜を介して上記ボンディングパッド電極と
対向する上記基板またはウエル領域表面に設置された第
２導電型アイソレーション領域とを有する半導体装置に
おいて、 上記ボンディングパッド電極と上記アイソレーション
領域とは上記絶縁膜を貫通するコンタクトホールによっ
て接続されるとともに、上記ボンディングパッド電極は
上記アイソレーション領域と上記基板またはウエル領域
との間のpn接合を０バイアス又は逆バイアスさせる範囲
の電圧を付与されていることを特徴としている。
第２の発明は、第２導電型基板の表面部に形成された
第１導電型ウエル領域と、上記ウエル領域の表面に形成
された絶縁膜と、該絶縁膜上に設置されたボンディング
パッド電極と、上記絶縁膜を介して上記ボンディングパ
ッド電極と対向する上記ウエル領域表面に設置された第
２導電型アイソレーション領域とを備える半導体装置に
おいて、 上記ウエル領域は、上記基板との間のpn接合を０バイ
アス又は逆バイアスさせる範囲の電圧で、かつ、上記ボ
ンディングパッド電極と上記第２導電型アイソレーショ
ン領域とが短絡された場合において上記第２導電型アイ
ソレーション領域との間のpn接合を０バイアス又は逆バ
イアスさせる範囲の電圧を付与されていることを特徴と
している。
第１導電型ウエル領域と、上記ウエル領域の表面に形成
された絶縁膜と、該絶縁膜上に設置されたボンディング
パッド電極と、上記絶縁膜を介して上記ボンディングパ
ッド電極と対向する上記ウエル領域表面に設置された第
２導電型アイソレーション領域とを備える半導体装置に
おいて、 上記ウエル領域は、上記基板との間のpn接合を０バイ
アス又は逆バイアスさせる範囲の電圧で、かつ、上記ボ
ンディングパッド電極と上記第２導電型アイソレーショ
ン領域とが短絡された場合において上記第２導電型アイ
ソレーション領域との間のpn接合を０バイアス又は逆バ
イアスさせる範囲の電圧を付与されていることを特徴と
している。
本発明の他の構成は上記ボンディングパッド電極と上
記アイソレーション領域は上記絶縁膜を貫通するコンタ
クトホールによって接続される事である。
記アイソレーション領域は上記絶縁膜を貫通するコンタ
クトホールによって接続される事である。
本発明の構成要件が以下に略述される。
上記第１導電形ウエル領域は当然第２導電形基板表面
にイオン注入などの方法によって形成される。
にイオン注入などの方法によって形成される。
上記ボンディングパッド電極は一般に方形のアルミ電
極である。
極である。
上記第２導電形アイソレーション領域は上記方形ボン
ディングパッド電極よりも広い平面積を有する。
ディングパッド電極よりも広い平面積を有する。
このようにすれば、上記ボンディングパッド電極とそ
の直下の基板（またはウエル領域）間の絶縁耐圧が改善
される。さらに、外部から端子を介して上記ボンディン
グパッド電極に入力される過大な電圧に耐える集積回路
を構成できる。また、上記アイソレーション領域上の絶
縁膜が製造時または使用時に劣化しても、致命的な短絡
事故が発生する事を防止する。機械的圧力を受けやすい
上記ボンディングパッド部の耐圧を改善する本発明はほ
とんど製造上のコスト追加を要求しない。
の直下の基板（またはウエル領域）間の絶縁耐圧が改善
される。さらに、外部から端子を介して上記ボンディン
グパッド電極に入力される過大な電圧に耐える集積回路
を構成できる。また、上記アイソレーション領域上の絶
縁膜が製造時または使用時に劣化しても、致命的な短絡
事故が発生する事を防止する。機械的圧力を受けやすい
上記ボンディングパッド部の耐圧を改善する本発明はほ
とんど製造上のコスト追加を要求しない。
更に上記第１の構成では、ボンディングパッド電極と
その直下のアイソレーション領域とを短絡しているの
で、後述するようにボンディングパッド電極の電位変動
に伴う従来の浮遊アイソレーション領域の電位変動に起
因するアイソレーション領域から基板（又はウエル領
域）へのキャリヤ注入による弊害を防止することができ
る。
その直下のアイソレーション領域とを短絡しているの
で、後述するようにボンディングパッド電極の電位変動
に伴う従来の浮遊アイソレーション領域の電位変動に起
因するアイソレーション領域から基板（又はウエル領
域）へのキャリヤ注入による弊害を防止することができ
る。
また更に上記第２の構成では、ボンディングパッド電
極直下のアイソレーション領域領域を基板から分離する
ウエル領域の電位を基板に対して常に順バイアスしない
電位に固定しているので、後述するようにボンディング
パッド電極の電位変動に伴う従来の浮遊アイソレーショ
ン領域の電位変動に起因するウエル領域から基板へのキ
ャリヤ注入による弊害を防止することができる。
極直下のアイソレーション領域領域を基板から分離する
ウエル領域の電位を基板に対して常に順バイアスしない
電位に固定しているので、後述するようにボンディング
パッド電極の電位変動に伴う従来の浮遊アイソレーショ
ン領域の電位変動に起因するウエル領域から基板へのキ
ャリヤ注入による弊害を防止することができる。
本発明の他の特徴と効果は以下の実施例によって理解
されるであろう。
されるであろう。
［実施例］ 第１図は本発明の半導体装置の態様を表わす断面図で
ある。
ある。
１はパシベーション用絶縁膜である。
２はボンディングパッド用アルミ電極である。
３はフィールド酸化膜である。
４はＰ＋形領域である。
５はＮ形基板である。
外部（端子）へのボンディングパッド部の電極金属２
（通常、アルミが用いられる）に絶縁用酸化膜３を介し
て、Ｐ＋領域４が設置される。このＰ＋領域４は、電極
金属領域分より巾Ｘだけ広く設定される。これはマスク
合せずれ、拡散拡がり等によるずれ分を補うためであ
る。１例において領域４は電極２より数μｍ〜十数μｍ
程度広くされる。もちろん、ボンディングパッド電極２
から引き出される配線部分において、上記巾Ｘは設定す
る必要はない。
（通常、アルミが用いられる）に絶縁用酸化膜３を介し
て、Ｐ＋領域４が設置される。このＰ＋領域４は、電極
金属領域分より巾Ｘだけ広く設定される。これはマスク
合せずれ、拡散拡がり等によるずれ分を補うためであ
る。１例において領域４は電極２より数μｍ〜十数μｍ
程度広くされる。もちろん、ボンディングパッド電極２
から引き出される配線部分において、上記巾Ｘは設定す
る必要はない。
第１図は、PMOSまたはＰウエルCMOSICのワイヤボンデ
ィングパッド部に特に、好適である。
ィングパッド部に特に、好適である。
第１図の１実施例において、アルミ電極２はPMOSトラ
ンジスタのオープンドレイン電極に接続される。アルミ
電極２にはＮ型基板５の電極よりも負の電圧が常に印加
されている。また、Ｐ型領域（本発明でいうアイソレー
ション領域）４はアルミ電極（本発明でいうボンディン
グパッド電極）２にコンタクトホール（図示せず）を通
じて短絡されている。
ンジスタのオープンドレイン電極に接続される。アルミ
電極２にはＮ型基板５の電極よりも負の電圧が常に印加
されている。また、Ｐ型領域（本発明でいうアイソレー
ション領域）４はアルミ電極（本発明でいうボンディン
グパッド電極）２にコンタクトホール（図示せず）を通
じて短絡されている。
第１図において、もしアルミ電極２とＰ型領域４とが
酸化膜３のピンホール等により導通しても、Ｎ型基板５
とアルミ電極２は導通せず、Ｎ型基板５に対しては大面
積のPNダイオードが逆方向に接続された状態となる。た
だし、電極２は基板５と同じか、または負の電圧を持つ
と仮定する。
酸化膜３のピンホール等により導通しても、Ｎ型基板５
とアルミ電極２は導通せず、Ｎ型基板５に対しては大面
積のPNダイオードが逆方向に接続された状態となる。た
だし、電極２は基板５と同じか、または負の電圧を持つ
と仮定する。
従って、この電極端子の出力耐圧は、PMOSトランジス
タのオープンドレイン使用時の耐圧、あるいは、上記PN
ダイオードの逆耐圧のどちらか低い方まで保証できる。
タのオープンドレイン使用時の耐圧、あるいは、上記PN
ダイオードの逆耐圧のどちらか低い方まで保証できる。
他の実施例 第２の実施例を第２図に示す。
第２の実施例はＮ型基板５上にＰウエル領域７を設置
し、Ｐウエル領域７の表面にN+浮遊電位領域６を設置す
るものである。第２図は第１図とは逆にアルミ電極２に
Ｐウエル領域７の電位より正の電圧を印加する実施例で
ある。ボンディングパッド電極２にNMOSトランジスタの
オープンドレイン電極（記載は省略）が接続される。た
とえば上記オープンドレイン出力電圧はOV（GND）〜数
＋Ｖである。上記NMOSトランジスタのオープンドレイン
はN+領域である。Ｐウエル領域７はアルミ配線層９とP+
コンタクト領域８を介してOV又は最も低い電位Vssに保
持されている。当然、Ｐウエル領域７は基板５に対して
０バイアス又は逆バイアスされている。
し、Ｐウエル領域７の表面にN+浮遊電位領域６を設置す
るものである。第２図は第１図とは逆にアルミ電極２に
Ｐウエル領域７の電位より正の電圧を印加する実施例で
ある。ボンディングパッド電極２にNMOSトランジスタの
オープンドレイン電極（記載は省略）が接続される。た
とえば上記オープンドレイン出力電圧はOV（GND）〜数
＋Ｖである。上記NMOSトランジスタのオープンドレイン
はN+領域である。Ｐウエル領域７はアルミ配線層９とP+
コンタクト領域８を介してOV又は最も低い電位Vssに保
持されている。当然、Ｐウエル領域７は基板５に対して
０バイアス又は逆バイアスされている。
この時、ボンディングパッド電極２とＮ＋領域６とが
導通しても、大面積のPNダイオードが逆方向に接続され
た状態となる。
導通しても、大面積のPNダイオードが逆方向に接続され
た状態となる。
上記第１、２の実施例では、MOSICの例を示したが、
バイポーラICでも同様である。
バイポーラICでも同様である。
［効果］ 上記説明から理解されるように、本発明の第１の効果
は、ボンディングパッド部の製造歩留りが改善され、使
用時の信頼性が改善される事である。
は、ボンディングパッド部の製造歩留りが改善され、使
用時の信頼性が改善される事である。
本発明の第２の効果は上記歩留り及び信頼性の改善を
コスト増加なしに実施できることである。
コスト増加なしに実施できることである。
更に第１の発明では、ボンディングパッド電極とその
直下アイソレーション領域とを短絡しているので、従
来、問題となっていたボンディングパッド電極の電位変
動に伴う浮遊アイソレーション領域の電位変動に起因す
る浮遊アイソレーション領域から基板（又はウエル領
域）へのキャリヤ注入に起因する弊害を防止することが
できる。以下、この問題を詳述する。ただし、説明を簡
単とするために基板をＮ型、アイソレーション領域をＰ
型として説明する。
直下アイソレーション領域とを短絡しているので、従
来、問題となっていたボンディングパッド電極の電位変
動に伴う浮遊アイソレーション領域の電位変動に起因す
る浮遊アイソレーション領域から基板（又はウエル領
域）へのキャリヤ注入に起因する弊害を防止することが
できる。以下、この問題を詳述する。ただし、説明を簡
単とするために基板をＮ型、アイソレーション領域をＰ
型として説明する。
浮遊アイソレーション領域は絶縁膜のMOS容量を通じ
てボンディングパッド電極と静電的に接続され、更に基
板（又はウエル領域）とpn接合容量を通じて接続されて
いる。
てボンディングパッド電極と静電的に接続され、更に基
板（又はウエル領域）とpn接合容量を通じて接続されて
いる。
ここで、最初、ボンディングパッド電極の電位が−方
向に変化すると、MOS容量を通じてアイソレーション領
域の電位も−方向に変化し、その結果、アイソレーショ
ン領域と基板（又はウエル領域）との間のpn接合が逆バ
イアスされ、この部位にて熱的に生じた正孔はアイソレ
ーション領域に徐々に蓄積され、それによりアイソレー
ション領域の電位は＋方向に変化し、たとえばサブ秒程
度で基板に対して０バイアス状態となる。
向に変化すると、MOS容量を通じてアイソレーション領
域の電位も−方向に変化し、その結果、アイソレーショ
ン領域と基板（又はウエル領域）との間のpn接合が逆バ
イアスされ、この部位にて熱的に生じた正孔はアイソレ
ーション領域に徐々に蓄積され、それによりアイソレー
ション領域の電位は＋方向に変化し、たとえばサブ秒程
度で基板に対して０バイアス状態となる。
次に、ボンディングパッド電極の電位が＋方向に変化
すると、MOS容量を通じてアイソレーション領域の電位
も＋方向に変化し、その結果、アイソレーション領域と
基板（又はウエル領域）との間のpn接合が順バイアス
（そのポテンシャルバリヤが低くなり）され、アイソレ
ーション領域に蓄積された上記正孔はpn接合を越えて基
板へ注入される。
すると、MOS容量を通じてアイソレーション領域の電位
も＋方向に変化し、その結果、アイソレーション領域と
基板（又はウエル領域）との間のpn接合が順バイアス
（そのポテンシャルバリヤが低くなり）され、アイソレ
ーション領域に蓄積された上記正孔はpn接合を越えて基
板へ注入される。
単に正孔が基板に注入されるだけならば、基板中にて
その多数キャリヤである電子と再結合して消滅するだけ
であるが、通常の半導体装置では、基板の表面部にはア
イソレーション領域と同導電型の領域が多数形成される
（たとえば、他のボンディングパッド電極の直下のアイ
ソレーション領域を含めて）のが通常であるので、この
ように基板中に少数キャリヤが注入されると、これらア
イソレーション領域と同導電型の領域がこの正孔（少数
キャリヤ）を捕集することになり、その電位を変動させ
て、重大な誤動作を生じてしまう。この問題は、アイソ
レーション領域を浮遊領域とする以上、必然的に生じる
問題である。
その多数キャリヤである電子と再結合して消滅するだけ
であるが、通常の半導体装置では、基板の表面部にはア
イソレーション領域と同導電型の領域が多数形成される
（たとえば、他のボンディングパッド電極の直下のアイ
ソレーション領域を含めて）のが通常であるので、この
ように基板中に少数キャリヤが注入されると、これらア
イソレーション領域と同導電型の領域がこの正孔（少数
キャリヤ）を捕集することになり、その電位を変動させ
て、重大な誤動作を生じてしまう。この問題は、アイソ
レーション領域を浮遊領域とする以上、必然的に生じる
問題である。
そこで、本発明では、アイソレーション領域とボンデ
ィングパッド電極とを予め短絡し、ボンディングパッド
電極に基板との間のpn接合を順バイアスさせない電位を
印加するので、上記問題を根絶することができ、回路の
動作信頼性を格段に向上することができる。
ィングパッド電極とを予め短絡し、ボンディングパッド
電極に基板との間のpn接合を順バイアスさせない電位を
印加するので、上記問題を根絶することができ、回路の
動作信頼性を格段に向上することができる。
更に本発明の第２の構成では、ボンディングパッド電
極直下のアイソレーション領域と基板とを分離するウエ
ル領域の電位を基板に対して常に順バイアスしない電位
に固定して、上記第１の発明と同様に、ウエル領域から
基板へ基板中における少数キャリヤが注入されるのを防
止し、同じ作用効果を奏するものである。
極直下のアイソレーション領域と基板とを分離するウエ
ル領域の電位を基板に対して常に順バイアスしない電位
に固定して、上記第１の発明と同様に、ウエル領域から
基板へ基板中における少数キャリヤが注入されるのを防
止し、同じ作用効果を奏するものである。
すなわち、この発明では、ウエルの領域電位固定（逆
バイアス）型の二重アイソレーション構造を採用してい
るので、もしこのウエル領域を浮遊領域とした場合に生
じるボンディングパッド電極の電位変動に伴う浮遊ウエ
ル領域の電位変動に起因する浮遊ウエル領域から基板へ
のキャリヤ注入による弊害を根絶することができる。以
下、この問題を詳述する。ただし、説明を簡単とするた
めに基板をＮ型、アイソレーション領域をＰ型として説
明する。
バイアス）型の二重アイソレーション構造を採用してい
るので、もしこのウエル領域を浮遊領域とした場合に生
じるボンディングパッド電極の電位変動に伴う浮遊ウエ
ル領域の電位変動に起因する浮遊ウエル領域から基板へ
のキャリヤ注入による弊害を根絶することができる。以
下、この問題を詳述する。ただし、説明を簡単とするた
めに基板をＮ型、アイソレーション領域をＰ型として説
明する。
浮遊ウエル領域はアイソレーション領域との間の第１
のpn接合容量及び絶縁膜のMOS容量を通じてボンディン
グパッド電極と静電的に接続され、更に基板との間の第
２のpn接合容量を通じて基板と接続されている。
のpn接合容量及び絶縁膜のMOS容量を通じてボンディン
グパッド電極と静電的に接続され、更に基板との間の第
２のpn接合容量を通じて基板と接続されている。
ここで、最初、ボンディングパッド電極の電位が−方
向に変化すると、MOS容量及び第１のpn接合容量を通じ
て浮遊ウエル領域の電位も−方向に変化し、その結果、
ウエル領域と基板（又はアイソレーション領域）との間
のpn接合が逆バイアスされ、この部位にて熱的に生じた
正孔はウエル領域に徐々に蓄積され、それによりウエル
領域の電位は＋方向に変化し、たとえばサブ秒程度で基
板に対して０バイアス状態となる。
向に変化すると、MOS容量及び第１のpn接合容量を通じ
て浮遊ウエル領域の電位も−方向に変化し、その結果、
ウエル領域と基板（又はアイソレーション領域）との間
のpn接合が逆バイアスされ、この部位にて熱的に生じた
正孔はウエル領域に徐々に蓄積され、それによりウエル
領域の電位は＋方向に変化し、たとえばサブ秒程度で基
板に対して０バイアス状態となる。
次に、ボンディングパッド電極の電位が＋方向に変化
すると、MOS容量及び第１のpn接合容量を通じてウエル
領域の電位も＋方向に変化し、その結果、ウエル領域と
基板との間のpn接合が順バイアス（そのポテンシャルバ
リヤが低くなり）され、ウエル領域に蓄積された上記正
孔はpn接合を越えて基板へ注入される。
すると、MOS容量及び第１のpn接合容量を通じてウエル
領域の電位も＋方向に変化し、その結果、ウエル領域と
基板との間のpn接合が順バイアス（そのポテンシャルバ
リヤが低くなり）され、ウエル領域に蓄積された上記正
孔はpn接合を越えて基板へ注入される。
その結果、上述した第１の発明の場合と同じく、ウエ
ル領域と同導電型の領域がこの正孔（少数キャリヤ）を
捕集することになり、その電位を変動させて、重大な誤
動作を生じてしまう。この問題は、ウエル領域を浮遊領
域とする以上、必然的に生じる問題である。
ル領域と同導電型の領域がこの正孔（少数キャリヤ）を
捕集することになり、その電位を変動させて、重大な誤
動作を生じてしまう。この問題は、ウエル領域を浮遊領
域とする以上、必然的に生じる問題である。
そこで、本発明では、ウエル領域の電位を予め基板に
対して順バイアスさせない電位を印加するので、上記問
題を根絶することができ、回路の動作信頼性を格段に向
上することができる。
対して順バイアスさせない電位を印加するので、上記問
題を根絶することができ、回路の動作信頼性を格段に向
上することができる。
更に、ウエル領域には、ボンディングパッド電極とア
イソレーション領域とが短絡された場合においてアイソ
レーション領域との間のpn接合が０バイアス又は逆バイ
アスとなる範囲の電圧が付与されているので、ボンディ
ングパッド電極からウエル領域又は基板に直接電流が流
れることがない。
イソレーション領域とが短絡された場合においてアイソ
レーション領域との間のpn接合が０バイアス又は逆バイ
アスとなる範囲の電圧が付与されているので、ボンディ
ングパッド電極からウエル領域又は基板に直接電流が流
れることがない。
なお、上記した従来の浮遊アイソレーション領域又は
浮遊ウエル領域への電荷蓄積は高温使用時において特に
顕著となる。
浮遊ウエル領域への電荷蓄積は高温使用時において特に
顕著となる。
第１図は本発明の半導体装置のボンディングパッド部の
断面図である。 第２図は第１図の変形実施例を表わす断面図である。
断面図である。 第２図は第１図の変形実施例を表わす断面図である。
Claims (2)
- 【請求項１】第１導電型の基板又はウエル領域と、上記
基板またはウエル領域の表面に形成された絶縁膜と、該
絶縁膜上に設置されたボンディングパッド電極と、上記
絶縁膜を介して上記ボンディングパッド電極と対向する
上記基板またはウエル領域表面に設置された第２導電型
アイソレーション領域とを有する半導体装置において、 上記ボンディングパッド電極と上記アイソレーション領
域とは上記絶縁膜を貫通するコンタクトホールによって
接続されるとともに、上記ボンディングパッド電極は上
記アイソレーション領域と上記基板またはウエル領域と
の間のpn接合を０バイアス又は逆バイアスさせる範囲の
電圧を付与されていることを特徴とする半導体装置。 している。 - 【請求項２】第２導電型基板の表面部に形成された第１
導電型ウエル領域と、上記ウエル領域の表面に形成され
た絶縁膜と、該絶縁膜上に設置されたボンディングパッ
ド電極と、上記絶縁膜を介して上記ボンディングパッド
電極と対向する上記ウエル領域表面に設置された第２導
電型アイソレーション領域とを備える半導体装置におい
て、 上記ウエル領域は、上記基板との間のpn接合を０バイア
ス又は逆バイアスさせる範囲の電圧で、かつ、上記ボン
ディングパッド電極と上記第２導電型アイソレーション
領域とが短絡された場合において上記第２導電型アイソ
レーション領域との間のpn接合を０バイアス又は逆バイ
アスさせる範囲の電圧を付与されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032827A JP2522207B2 (ja) | 1987-02-16 | 1987-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032827A JP2522207B2 (ja) | 1987-02-16 | 1987-02-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63199437A JPS63199437A (ja) | 1988-08-17 |
| JP2522207B2 true JP2522207B2 (ja) | 1996-08-07 |
Family
ID=12369658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032827A Expired - Lifetime JP2522207B2 (ja) | 1987-02-16 | 1987-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522207B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104094A (en) * | 1997-03-17 | 2000-08-15 | Denso Corporation | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3812521A (en) * | 1973-02-16 | 1974-05-21 | Motorola Inc | Bonding pad substructure for integrated circuits |
| JPS568852A (en) * | 1979-07-04 | 1981-01-29 | Nec Corp | Semiconductor device |
| JPS56112952U (ja) * | 1980-01-31 | 1981-08-31 |
-
1987
- 1987-02-16 JP JP62032827A patent/JP2522207B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104094A (en) * | 1997-03-17 | 2000-08-15 | Denso Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63199437A (ja) | 1988-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |