JP3450909B2 - 半導体装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、電界効果トランジスタを有する入力初段回路以外
の内部回路を含む半導体装置に関する。
特に、電界効果トランジスタを有する入力初段回路以外
の内部回路を含む半導体装置に関する。
【０００２】
【従来の技術】従来、入力初段のロジック回路を構成す
るＭＯＳトランジスタのゲート酸化膜の劣化や破壊を防
止するために入力保護回路が用いられる。図２２は従来
の入力初段のＭＯＳロジック回路に用いられるＮＭＯＳ
トランジスタ型の入力保護回路を示した等価回路図であ
り、図２３は従来の入力初段のＭＯＳロジック回路に用
いられるダイオード型の入力保護回路を示した等価回路
図である。
るＭＯＳトランジスタのゲート酸化膜の劣化や破壊を防
止するために入力保護回路が用いられる。図２２は従来
の入力初段のＭＯＳロジック回路に用いられるＮＭＯＳ
トランジスタ型の入力保護回路を示した等価回路図であ
り、図２３は従来の入力初段のＭＯＳロジック回路に用
いられるダイオード型の入力保護回路を示した等価回路
図である。
【０００３】まず図２２を参照して従来のＮＭＯＳトラ
ンジスタ型の入力保護回路では、入力端子ａに抵抗１０
３の一方端が接続されている。また抵抗１０３の他端に
はＮＭＯＳトランジスタ１０４のソース／ドレイン領域
１０４の一方が接続されている。ＮＭＯＳトランジスタ
１０４の他方のソース／ドレイン領域は接地されてい
る。またＮＭＯＳトランジスタ１０４のゲート電極には
抵抗１０３ａの一方端が接続されており、その抵抗１０
３ａの他方端は接地されている。抵抗１０３の他方端は
入力初段のロジック回路１０５に接続される。
ンジスタ型の入力保護回路では、入力端子ａに抵抗１０
３の一方端が接続されている。また抵抗１０３の他端に
はＮＭＯＳトランジスタ１０４のソース／ドレイン領域
１０４の一方が接続されている。ＮＭＯＳトランジスタ
１０４の他方のソース／ドレイン領域は接地されてい
る。またＮＭＯＳトランジスタ１０４のゲート電極には
抵抗１０３ａの一方端が接続されており、その抵抗１０
３ａの他方端は接地されている。抵抗１０３の他方端は
入力初段のロジック回路１０５に接続される。
【０００４】図２３を参照して、従来のダイオード型の
入力保護回路では、入力端子ａに抵抗１０３の一方端が
接続されている。抵抗１０３の他方端にはダイオード１
０６の一方端とダイオード１０７の一方端とが接続され
ている。ダイオード１０６の他方端はＶｃｃ電源１０１
に接続されており、ダイオード１０７の他方端は接地さ
れている。また、抵抗１０３の他方端は入力初段のロジ
ック回路１０５と接続される。
入力保護回路では、入力端子ａに抵抗１０３の一方端が
接続されている。抵抗１０３の他方端にはダイオード１
０６の一方端とダイオード１０７の一方端とが接続され
ている。ダイオード１０６の他方端はＶｃｃ電源１０１
に接続されており、ダイオード１０７の他方端は接地さ
れている。また、抵抗１０３の他方端は入力初段のロジ
ック回路１０５と接続される。
【０００５】次に、図２２を参照して従来のＮＭＯＳト
ランジスタ型の入力保護回路の動作について説明する。
まず入力端子ａにプラスまたはマイナスのサージ電圧
（数１００〜数１０００ボルト）が印加されたと仮定す
る。抵抗１０３はサージ電圧のピーク値を抑えるために
数１００Ωに設定されている。抵抗１０３ａは数Ωに設
定されている。入力端子ａにプラスのサージ電圧が入力
されると、抵抗１０３でそのサージ電圧のピーク値が抑
えられる。それと同時に、ＮＭＯＳトランジスタ１０４
のゲート電極が容量カップリングによって浮上がり、そ
の結果ＮＭＯＳトランジスタ１０４は瞬時にオン状態と
なる。これにより、サージ電圧がＧＮＤ１０２に引抜か
れる。一方、マイナスのサージ電圧が入力端子ａに入力
されると、抵抗１０３によってサージ電圧のピーク値が
小さくなる。それと同時に、上記と同様ＮＭＯＳトラン
ジスタ１０４がオン状態になる。それとともに、ＮＭＯ
Ｓトランジスタ１０４のドレイン領域を構成するＮ型拡
散層（ダイオード）によってＧＮＤレベルの電圧が供給
される。これにより、サージ電圧がより小さくなる。
ランジスタ型の入力保護回路の動作について説明する。
まず入力端子ａにプラスまたはマイナスのサージ電圧
（数１００〜数１０００ボルト）が印加されたと仮定す
る。抵抗１０３はサージ電圧のピーク値を抑えるために
数１００Ωに設定されている。抵抗１０３ａは数Ωに設
定されている。入力端子ａにプラスのサージ電圧が入力
されると、抵抗１０３でそのサージ電圧のピーク値が抑
えられる。それと同時に、ＮＭＯＳトランジスタ１０４
のゲート電極が容量カップリングによって浮上がり、そ
の結果ＮＭＯＳトランジスタ１０４は瞬時にオン状態と
なる。これにより、サージ電圧がＧＮＤ１０２に引抜か
れる。一方、マイナスのサージ電圧が入力端子ａに入力
されると、抵抗１０３によってサージ電圧のピーク値が
小さくなる。それと同時に、上記と同様ＮＭＯＳトラン
ジスタ１０４がオン状態になる。それとともに、ＮＭＯ
Ｓトランジスタ１０４のドレイン領域を構成するＮ型拡
散層（ダイオード）によってＧＮＤレベルの電圧が供給
される。これにより、サージ電圧がより小さくなる。
【０００６】次に、図２３を参照して、従来のダイオー
ド型の入力保護回路について説明する。プラスまたはマ
イナスのサージ電圧が入力端子ａに入力されると、抵抗
１０３によってサージ電圧のピーク値が小さくなる。そ
してプラスのサージ電圧の場合にはダイオード１０６を
通してＶｃｃ電源１０１へとそのサージ電圧が流れる。
マイナスのサージ電圧の場合にはダイオード１０７から
ＧＮＤレベルが供給され、これによりサージ電圧がより
小さくなる。このように、図２２および図２３に示した
入力保護回路ではサージ電圧の絶対値を小さくすること
によって、入力初段のロジック回路のゲート酸化膜の劣
化および破壊を防止していた。
ド型の入力保護回路について説明する。プラスまたはマ
イナスのサージ電圧が入力端子ａに入力されると、抵抗
１０３によってサージ電圧のピーク値が小さくなる。そ
してプラスのサージ電圧の場合にはダイオード１０６を
通してＶｃｃ電源１０１へとそのサージ電圧が流れる。
マイナスのサージ電圧の場合にはダイオード１０７から
ＧＮＤレベルが供給され、これによりサージ電圧がより
小さくなる。このように、図２２および図２３に示した
入力保護回路ではサージ電圧の絶対値を小さくすること
によって、入力初段のロジック回路のゲート酸化膜の劣
化および破壊を防止していた。
【０００７】図２４は、図２２に示した従来のＮＭＯＳ
トランジスタ型の入力保護回路の平面パターンを示した
平面図である。図２４を参照して、金属からなるボンデ
ィングパッド１１８上にはガラスコート窓１０８が設け
られている。そのガラスコート窓１０８を介して、外部
リード線ａとの結線を行なうためのボンディングワイヤ
１０９がボンディングパッド１１８に接続される。ボン
ディングパッド１１８とポリシリコン膜などからなる抵
抗１０３とはコンタクトホール１１０を介して電気的に
接続される。また抵抗１０３とアルミなどからなる金属
配線１１９とはコンタクトホール１１１を介して接続さ
れる。金属配線１１９はコンタクトホール１１２を介し
てソース／ドレイン領域１１６と接続される。またソー
ス／ドレイン領域１１５にはコンタクトホール１１４を
介して金属配線１３０が接続されている。ポリシリコン
などからなるゲート電極層１３５にはコンタクトホール
１１３を介して金属配線１３０が接続されている。
トランジスタ型の入力保護回路の平面パターンを示した
平面図である。図２４を参照して、金属からなるボンデ
ィングパッド１１８上にはガラスコート窓１０８が設け
られている。そのガラスコート窓１０８を介して、外部
リード線ａとの結線を行なうためのボンディングワイヤ
１０９がボンディングパッド１１８に接続される。ボン
ディングパッド１１８とポリシリコン膜などからなる抵
抗１０３とはコンタクトホール１１０を介して電気的に
接続される。また抵抗１０３とアルミなどからなる金属
配線１１９とはコンタクトホール１１１を介して接続さ
れる。金属配線１１９はコンタクトホール１１２を介し
てソース／ドレイン領域１１６と接続される。またソー
ス／ドレイン領域１１５にはコンタクトホール１１４を
介して金属配線１３０が接続されている。ポリシリコン
などからなるゲート電極層１３５にはコンタクトホール
１１３を介して金属配線１３０が接続されている。
【０００８】上記したように従来ではＭＯＳトランジス
タを含む入力初段のロジック回路のゲート酸化膜の劣化
や破壊を防止するために入力保護回路が設けられてい
た。
タを含む入力初段のロジック回路のゲート酸化膜の劣化
や破壊を防止するために入力保護回路が設けられてい
た。
【０００９】ところで、従来では、入力初段回路以外の
内部回路には保護回路は設けられていなかった。これ
は、入力初段回路以外の内部回路には外部入力からのサ
ージ電圧が加わらないために必要がないと思われていた
からである。
内部回路には保護回路は設けられていなかった。これ
は、入力初段回路以外の内部回路には外部入力からのサ
ージ電圧が加わらないために必要がないと思われていた
からである。
【００１０】
【発明が解決しようとする課題】ところが、トランジス
タ性能を向上させるためにゲート酸化膜の厚みを薄くし
ていくと内部ロジック回路のゲート酸化膜の劣化現象が
発生するのを発見した。このゲート酸化膜の劣化現象は
ゲート酸化膜の厚みが１００Å程度以下になると顕著に
現われる。この劣化現象は以下に説明する理由によって
起こると考えられている。すなわち、製造プロセス中に
おいて所定の層をパターニングするためにプラズマエッ
チングを用いる。そのプラズマエッチングの際のプラズ
マがそのパターニングされた層にプラズマ荷電粒子とし
て蓄積される。これより、そのパターニングされた層が
チャージアップ状態となる。そのチャージアップ状態と
なった層が内部回路に含まれるＭＯＳトランジスタのゲ
ート電極層に接続された場合には、そのゲート電極層に
サージ電圧が加わる。それにより、そのゲート電極層下
に位置するゲート酸化膜が劣化または破壊してしまう。
この現象はゲート電極層のうちチャネル部以外の領域の
面積と、ゲート電極層に接続されるパターニングされた
層（金属配線層）の面積との和が大きいほど著しくな
る。これは、上記面積が大きいほどパターニングされた
層とゲート電極層とにチャージされるプラズマ荷電粒子
の量が大きくなるからである。
タ性能を向上させるためにゲート酸化膜の厚みを薄くし
ていくと内部ロジック回路のゲート酸化膜の劣化現象が
発生するのを発見した。このゲート酸化膜の劣化現象は
ゲート酸化膜の厚みが１００Å程度以下になると顕著に
現われる。この劣化現象は以下に説明する理由によって
起こると考えられている。すなわち、製造プロセス中に
おいて所定の層をパターニングするためにプラズマエッ
チングを用いる。そのプラズマエッチングの際のプラズ
マがそのパターニングされた層にプラズマ荷電粒子とし
て蓄積される。これより、そのパターニングされた層が
チャージアップ状態となる。そのチャージアップ状態と
なった層が内部回路に含まれるＭＯＳトランジスタのゲ
ート電極層に接続された場合には、そのゲート電極層に
サージ電圧が加わる。それにより、そのゲート電極層下
に位置するゲート酸化膜が劣化または破壊してしまう。
この現象はゲート電極層のうちチャネル部以外の領域の
面積と、ゲート電極層に接続されるパターニングされた
層（金属配線層）の面積との和が大きいほど著しくな
る。これは、上記面積が大きいほどパターニングされた
層とゲート電極層とにチャージされるプラズマ荷電粒子
の量が大きくなるからである。
【００１１】図２５は、従来の入力初段以外のＭＯＳト
ランジスタを含む内部回路の平面パターンを示した平面
図である。図２５を参照して、この内部回路では説明を
簡単にするために１つのＭＯＳトランジスタのみによっ
て内部回路１５０を構成した例を示している。前段内部
回路２００とこの内部回路１５０とはアルミ配線層など
からなる金属配線２０によって接続されている。具体的
には、金属配線２０はポリシリコン層などからなるゲー
ト電極層２３にコンタクトホール２９を介して接続され
ている。ゲート電極層２３を挟むように不純物拡散層か
らなるソース／ドレイン領域２６および２７が所定の間
隔を隔てて形成されている。ソース／ドレイン領域２６
にはコンタクトホール２４を介してアルミニウム配線層
などからなる金属配線２１が接続されている。ソース／
ドレイン領域２７にはコンタクトホール２５を介してア
ルミニウム配線層などからなる金属配線２２が接続され
ている。図２６は図２５に示した平面パターンの等価回
路図である。
ランジスタを含む内部回路の平面パターンを示した平面
図である。図２５を参照して、この内部回路では説明を
簡単にするために１つのＭＯＳトランジスタのみによっ
て内部回路１５０を構成した例を示している。前段内部
回路２００とこの内部回路１５０とはアルミ配線層など
からなる金属配線２０によって接続されている。具体的
には、金属配線２０はポリシリコン層などからなるゲー
ト電極層２３にコンタクトホール２９を介して接続され
ている。ゲート電極層２３を挟むように不純物拡散層か
らなるソース／ドレイン領域２６および２７が所定の間
隔を隔てて形成されている。ソース／ドレイン領域２６
にはコンタクトホール２４を介してアルミニウム配線層
などからなる金属配線２１が接続されている。ソース／
ドレイン領域２７にはコンタクトホール２５を介してア
ルミニウム配線層などからなる金属配線２２が接続され
ている。図２６は図２５に示した平面パターンの等価回
路図である。
【００１２】ここで、金属配線２０をパターニングする
場合には通常プラズマエッチングを用いる。その際、プ
ラズマがパターニングされた金属配線２０に蓄積され、
パターニングされた金属配線２０はチャージアップ状態
となる。金属配線２０はゲート電極層２３と電気的に接
続されているのでゲート電極層２３に金属配線２０にチ
ャージアップされたプラズマ荷電粒子が流込む。これに
より、ゲート電極層２３にサージ電圧がかかり、その結
果ゲート電極２８下のチャネル部分２８に位置するゲー
ト酸化膜にサージ電圧によるストレスがかかる。それに
より、ゲート酸化膜が劣化または破壊されるという不都
合が生じる。
場合には通常プラズマエッチングを用いる。その際、プ
ラズマがパターニングされた金属配線２０に蓄積され、
パターニングされた金属配線２０はチャージアップ状態
となる。金属配線２０はゲート電極層２３と電気的に接
続されているのでゲート電極層２３に金属配線２０にチ
ャージアップされたプラズマ荷電粒子が流込む。これに
より、ゲート電極層２３にサージ電圧がかかり、その結
果ゲート電極２８下のチャネル部分２８に位置するゲー
ト酸化膜にサージ電圧によるストレスがかかる。それに
より、ゲート酸化膜が劣化または破壊されるという不都
合が生じる。
【００１３】プラズマエッチング時に発生するプラズマ
荷電粒子が蓄積される導電層の面積とゲート酸化膜の面
積との比はアンテナ比と呼ばれる。図２５に示した平面
パターンにおけるアンテナ比を次に考える。ゲート酸化
膜が形成されるチャネル部２８の面積は、１μｍ（チャ
ネル長）×７μｍ（チャネル幅）＝７μｍ2 であり、ゲ
ート電極層２３のチャネル部２８以外の面積は、２μｍ
×２μｍ＋（１μｍ×１μｍ）×２μｍ＝６μｍ2 であ
り、金属配線２０の面積は２μｍ×５０００μｍ＝１０
０００μｍ2 である。この場合のアンテナ比は、（１０
０００μｍ2 ＋６μｍ2 ）／７μｍ2 ≒１４３０とな
る。
荷電粒子が蓄積される導電層の面積とゲート酸化膜の面
積との比はアンテナ比と呼ばれる。図２５に示した平面
パターンにおけるアンテナ比を次に考える。ゲート酸化
膜が形成されるチャネル部２８の面積は、１μｍ（チャ
ネル長）×７μｍ（チャネル幅）＝７μｍ2 であり、ゲ
ート電極層２３のチャネル部２８以外の面積は、２μｍ
×２μｍ＋（１μｍ×１μｍ）×２μｍ＝６μｍ2 であ
り、金属配線２０の面積は２μｍ×５０００μｍ＝１０
０００μｍ2 である。この場合のアンテナ比は、（１０
０００μｍ2 ＋６μｍ2 ）／７μｍ2 ≒１４３０とな
る。
【００１４】プラズマ電荷によるサージストレスよって
引起こされるゲート酸化膜の劣化および破壊の第１段階
では、ゲート酸化膜がホットキャリアをトラップしやす
くなり、それによりトランジスタのしきい値電圧が上昇
する。ゲート酸化膜の劣化および破壊の第２段階では、
ゲート電極層と基板またはソース／ドレイン領域との間
にリーク電流が流れる。この現象はまだ定量的なデータ
が少なく一般的にはあまり知られていない。
引起こされるゲート酸化膜の劣化および破壊の第１段階
では、ゲート酸化膜がホットキャリアをトラップしやす
くなり、それによりトランジスタのしきい値電圧が上昇
する。ゲート酸化膜の劣化および破壊の第２段階では、
ゲート電極層と基板またはソース／ドレイン領域との間
にリーク電流が流れる。この現象はまだ定量的なデータ
が少なく一般的にはあまり知られていない。
【００１５】図２７は、アンテナ比の変化によってしき
い値電圧の変動量がどのように変化するかを示した図で
ある。図２７を参照して、横軸には時間、縦軸にはしき
い値電圧の変動値の対数値がとられている。実験条件と
しては、チャネル長が０．５μｍ、ゲート酸化膜の膜厚
（ＴOX）が１２０Å、ゲート電圧（ＶG ）が２Ｖ、ソー
ス領域とドレイン領域との間の電圧（ＶDS）が５．５
Ｖ、実験温度は−５０℃であった。図２７を参照して、
アンテナ比が大きいほどしきい値電圧の変動量が大きい
ことがわかる。すなわち、アンテナ比が大きいほどホッ
トキャリアがゲート酸化膜にトラップされやすいことが
わかる。
い値電圧の変動量がどのように変化するかを示した図で
ある。図２７を参照して、横軸には時間、縦軸にはしき
い値電圧の変動値の対数値がとられている。実験条件と
しては、チャネル長が０．５μｍ、ゲート酸化膜の膜厚
（ＴOX）が１２０Å、ゲート電圧（ＶG ）が２Ｖ、ソー
ス領域とドレイン領域との間の電圧（ＶDS）が５．５
Ｖ、実験温度は−５０℃であった。図２７を参照して、
アンテナ比が大きいほどしきい値電圧の変動量が大きい
ことがわかる。すなわち、アンテナ比が大きいほどホッ
トキャリアがゲート酸化膜にトラップされやすいことが
わかる。
【００１６】なお、図２７から単純にゲート酸化膜の寿
命を推定することは非常に難しい。これは以下の理由に
よる。すなわち、この実験ではＤＣ電圧をゲート電極に
加えて加速実験を行なっているが、実際の使用時にはゲ
ート電極への入力波形はＨまたはＬにスイッチングす
る。したがって、ホットエレクトロンの発生はスイッチ
ング過渡期（ＴｒまたはＴｆ）であり、実験条件とは異
なる。また、−５０℃の温度条件下での実験は実際の使
用温度である２５℃の場合の１０〜１００倍の加速率が
ある。
命を推定することは非常に難しい。これは以下の理由に
よる。すなわち、この実験ではＤＣ電圧をゲート電極に
加えて加速実験を行なっているが、実際の使用時にはゲ
ート電極への入力波形はＨまたはＬにスイッチングす
る。したがって、ホットエレクトロンの発生はスイッチ
ング過渡期（ＴｒまたはＴｆ）であり、実験条件とは異
なる。また、−５０℃の温度条件下での実験は実際の使
用温度である２５℃の場合の１０〜１００倍の加速率が
ある。
【００１７】さらに、しきい値電圧の変動値がいくらに
なったときに故障と判定するのか明確に限定できない。
すなわち、高速デバイスでは、しきい値電圧の変動量が
０．０３〜０．０５Ｖ程度になるとデバイス特性上致命
的になる。高速デバイスではしきい値電圧ＶTHは０．６
〜０７Ｖに設定されており、そのしきい値電圧が５％以
上シフトすることは高速性能を５％以上落とすことにな
る。その場合、システムが誤動作する可能性が高くな
る。このため、高速デバイスでは０．０３〜０．０５Ｖ
のしきい値電圧の変動量で故障と判定される。一方、低
速デバイスでは、動作速度の許容範囲は規格値の半分程
度のものもあり、その場合には速度性能が数％〜数１０
％落ちても問題はない。低速デバイスでは一般に低消費
電流を得ることを目的としているため、しきい値電圧が
上昇することによって低電流となることはむしろ望まし
いと思われる。したがって、デバイスに要求される性能
に応じてアンテナ比の許容範囲は決定されるべきであ
る。
なったときに故障と判定するのか明確に限定できない。
すなわち、高速デバイスでは、しきい値電圧の変動量が
０．０３〜０．０５Ｖ程度になるとデバイス特性上致命
的になる。高速デバイスではしきい値電圧ＶTHは０．６
〜０７Ｖに設定されており、そのしきい値電圧が５％以
上シフトすることは高速性能を５％以上落とすことにな
る。その場合、システムが誤動作する可能性が高くな
る。このため、高速デバイスでは０．０３〜０．０５Ｖ
のしきい値電圧の変動量で故障と判定される。一方、低
速デバイスでは、動作速度の許容範囲は規格値の半分程
度のものもあり、その場合には速度性能が数％〜数１０
％落ちても問題はない。低速デバイスでは一般に低消費
電流を得ることを目的としているため、しきい値電圧が
上昇することによって低電流となることはむしろ望まし
いと思われる。したがって、デバイスに要求される性能
に応じてアンテナ比の許容範囲は決定されるべきであ
る。
【００１８】次に、ゲート酸化膜の破壊について検討す
る。図２８は、アンテナ比とゲート酸化膜の破壊率との
関係を示した相関図である。図２８を参照して、この測
定では、ゲートと基板とソースとを接地し、ドレインか
ら１μＡ以上のリーク電流が流れる場合に破壊とみなし
ている。なおゲート酸化膜の膜厚（ＴOX）は１２０Åに
設定した。アンテナ比が１０3 で０〜２０％の破壊が発
生していることがわかる。このことから、アンテナ比は
１０以下であれば問題なく、さらに余裕をみて５程度以
下にするのが好ましい。
る。図２８は、アンテナ比とゲート酸化膜の破壊率との
関係を示した相関図である。図２８を参照して、この測
定では、ゲートと基板とソースとを接地し、ドレインか
ら１μＡ以上のリーク電流が流れる場合に破壊とみなし
ている。なおゲート酸化膜の膜厚（ＴOX）は１２０Åに
設定した。アンテナ比が１０3 で０〜２０％の破壊が発
生していることがわかる。このことから、アンテナ比は
１０以下であれば問題なく、さらに余裕をみて５程度以
下にするのが好ましい。
【００１９】しかしながら、集積回路（ＩＣ）の多機能
化やメモリ容量の増大によってチップサイズが大きくな
る傾向にあり、その結果ロジック回路間の結線も長くな
る傾向にある。これにより、アンテナ比は増大する傾向
にある。したがって、従来ではアンテナ比を小さくする
ことによってプラズマ荷電粒子に起因するゲート酸化膜
の劣化および破壊を低減させることは困難であった。ま
た、トランジスタの高性能化に伴ってゲート酸化膜は薄
くなる傾向にあり、そのためゲート酸化膜はより劣化し
やすくなる傾向にある。
化やメモリ容量の増大によってチップサイズが大きくな
る傾向にあり、その結果ロジック回路間の結線も長くな
る傾向にある。これにより、アンテナ比は増大する傾向
にある。したがって、従来ではアンテナ比を小さくする
ことによってプラズマ荷電粒子に起因するゲート酸化膜
の劣化および破壊を低減させることは困難であった。ま
た、トランジスタの高性能化に伴ってゲート酸化膜は薄
くなる傾向にあり、そのためゲート酸化膜はより劣化し
やすくなる傾向にある。
【００２０】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、アン
テナ比を高くしてもゲート酸化膜の劣化および破壊を防
止することが可能な半導体装置を提供することである。
ためになされたもので、この発明の１つの目的は、アン
テナ比を高くしてもゲート酸化膜の劣化および破壊を防
止することが可能な半導体装置を提供することである。
【００２１】この発明のもう１つの目的は、製造プロセ
ス時にゲート電極層に加わるサージ電圧を有効に取除く
ことが可能な半導体装置を提供することである。
ス時にゲート電極層に加わるサージ電圧を有効に取除く
ことが可能な半導体装置を提供することである。
【００２２】この発明のさらにもう１つの目的は、ゲー
ト酸化膜の膜厚を薄くしたとしても製造プロセス時にお
けるゲート酸化膜の劣化および破壊を防止することが可
能な半導体装置を提供することである。
ト酸化膜の膜厚を薄くしたとしても製造プロセス時にお
けるゲート酸化膜の劣化および破壊を防止することが可
能な半導体装置を提供することである。
【００２３】
【課題を解決するための手段】請求項１〜３における半
導体装置は、電界効果トランジスタを有する入力初段回
路以外の内部回路を含む半導体装置であって、ゲート電
極層と、第１の配線層と、不純物拡散層とを備えてい
る。ゲート電極層は、入力初段回路以外の内部回路の電
界効果トランジスタの構成要素である。第１の配線層
は、ゲート電極層と電気的に接続され、ゲート電極層に
回路信号を伝達するためのものである。不純物拡散層
は、ゲート電極層と第１の配線層との間に介在されてお
り、抵抗およびダイオードを構成する。また、好ましく
は、上記した不純物拡散層を、第１導電型の第１の不純
物拡散層と、その第１の不純物拡散層に直列に接続され
た第２導電型の第２の不純物拡散層とを含むように構成
してもよい。また、好ましくは、上記した不純物拡散層
を、第１導電型の第１の不純物拡散層と、第１の不純物
拡散層に並列に接続された第２導電型の第２の不純物拡
散層とを含むように構成してもよい。さらに、好ましく
は、ゲート電極層と第１の配線層との間に、さらに不純
物拡散層と直列に接続された導電膜からなる抵抗層を介
在するようにしてもよい。また、好ましくは、第１の配
線層を金属配線層によって構成するとともに、その金属
配線層と不純物拡散層とを不純物拡散層の上部表面上に
形成されたパッド層を介して接続するようにしてもよ
い。さらに、好ましくは、第１の抵抗層に第１の配線層
の上方に絶縁層を介して形成される第２の配線層が並列
に接続されるように構成してもよい。また、好ましく
は、第１の抵抗層をゲート電極層近傍に位置するように
してもよい。
導体装置は、電界効果トランジスタを有する入力初段回
路以外の内部回路を含む半導体装置であって、ゲート電
極層と、第１の配線層と、不純物拡散層とを備えてい
る。ゲート電極層は、入力初段回路以外の内部回路の電
界効果トランジスタの構成要素である。第１の配線層
は、ゲート電極層と電気的に接続され、ゲート電極層に
回路信号を伝達するためのものである。不純物拡散層
は、ゲート電極層と第１の配線層との間に介在されてお
り、抵抗およびダイオードを構成する。また、好ましく
は、上記した不純物拡散層を、第１導電型の第１の不純
物拡散層と、その第１の不純物拡散層に直列に接続され
た第２導電型の第２の不純物拡散層とを含むように構成
してもよい。また、好ましくは、上記した不純物拡散層
を、第１導電型の第１の不純物拡散層と、第１の不純物
拡散層に並列に接続された第２導電型の第２の不純物拡
散層とを含むように構成してもよい。さらに、好ましく
は、ゲート電極層と第１の配線層との間に、さらに不純
物拡散層と直列に接続された導電膜からなる抵抗層を介
在するようにしてもよい。また、好ましくは、第１の配
線層を金属配線層によって構成するとともに、その金属
配線層と不純物拡散層とを不純物拡散層の上部表面上に
形成されたパッド層を介して接続するようにしてもよ
い。さらに、好ましくは、第１の抵抗層に第１の配線層
の上方に絶縁層を介して形成される第２の配線層が並列
に接続されるように構成してもよい。また、好ましく
は、第１の抵抗層をゲート電極層近傍に位置するように
してもよい。
【００２４】
【作用】請求項１〜３に係る半導体装置では、ゲート電
極層と第１の配線層との間に抵抗およびダイオードを構
成する不純物拡散層が介在されているので、第１の配線
層のパターニング時のプラズマエッチングの際に第１の
配線層に蓄えられるプラズマ荷電粒子は不純物拡散層に
よって吸収される。これにより、第１の配線層と電気的
に繋がるゲート電極層にプラズマ荷電粒子に起因するサ
ージ電圧がかかることがなく、その結果ゲート電極層下
に位置するゲート酸化膜が劣化または破壊するという不
都合が防止される。このような作用はアンテナ比に関わ
らず得られるので、アンテナ比が高い場合にもゲート酸
化膜の劣化または破壊が防止される。なお、上記した不
純物拡散層を、第１導電型の第１の不純物拡散層と、そ
の第１の不純物拡散層に直列接続された第２導電型の第
２の不純物拡散層とを含むように構成すれば、第１の配
線層に正のサージ電圧が蓄積される場合と負のサージ電
圧が蓄積される場合との両方に対処可能となる。さら
に、上記した不純物拡散層を、第１導電型の第１の不純
物拡散層と、その第１の不純物拡散層に並列接続された
第２導電型の第２の不純物拡散層とを含むように構成す
れば、さらに不純物拡散層の抵抗が小さくなるのでプロ
セス完了後の信号の伝播速度が速くなる。また、ゲート
電極層と第１の配線層との間にさらに不純物拡散層と直
列に接続された導電膜からなる抵抗層を介在するように
すれば、直列抵抗の抵抗値を大きくしたい場合に不純物
拡散層と違って基板との容量が小さい導電膜によって抵
抗値を上げることができ、それにより信号の伝播速度の
遅延が抑制される。また、第１の配線層が金属配線層で
ある場合に、その金属配線層と不純物拡散層とを不純物
拡散層の上部表面上に形成されたパッド層を介して接続
するようにすれば、金属配線層が不純物拡散層に吸収さ
れてリーク電流の原因になるのが防止される。また、上
記した不純物拡散層に第１の配線層の上方に絶縁層を介
して形成される第２の配線層を並列に接続するように構
成すれば、第１の配線層とゲート電極層との間の抵抗値
がより小さくなる。これにより、信号の伝播速度の遅延
が低減される。また、抵抗およびダイオードを構成する
不純物拡散層をゲート電極層の近傍に位置するように構
成すれば、第１の配線層のパターニング時に第１の配線
層に蓄えられたプラズマ荷電粒子がより不純物拡散層に
吸収されやすくなる。
極層と第１の配線層との間に抵抗およびダイオードを構
成する不純物拡散層が介在されているので、第１の配線
層のパターニング時のプラズマエッチングの際に第１の
配線層に蓄えられるプラズマ荷電粒子は不純物拡散層に
よって吸収される。これにより、第１の配線層と電気的
に繋がるゲート電極層にプラズマ荷電粒子に起因するサ
ージ電圧がかかることがなく、その結果ゲート電極層下
に位置するゲート酸化膜が劣化または破壊するという不
都合が防止される。このような作用はアンテナ比に関わ
らず得られるので、アンテナ比が高い場合にもゲート酸
化膜の劣化または破壊が防止される。なお、上記した不
純物拡散層を、第１導電型の第１の不純物拡散層と、そ
の第１の不純物拡散層に直列接続された第２導電型の第
２の不純物拡散層とを含むように構成すれば、第１の配
線層に正のサージ電圧が蓄積される場合と負のサージ電
圧が蓄積される場合との両方に対処可能となる。さら
に、上記した不純物拡散層を、第１導電型の第１の不純
物拡散層と、その第１の不純物拡散層に並列接続された
第２導電型の第２の不純物拡散層とを含むように構成す
れば、さらに不純物拡散層の抵抗が小さくなるのでプロ
セス完了後の信号の伝播速度が速くなる。また、ゲート
電極層と第１の配線層との間にさらに不純物拡散層と直
列に接続された導電膜からなる抵抗層を介在するように
すれば、直列抵抗の抵抗値を大きくしたい場合に不純物
拡散層と違って基板との容量が小さい導電膜によって抵
抗値を上げることができ、それにより信号の伝播速度の
遅延が抑制される。また、第１の配線層が金属配線層で
ある場合に、その金属配線層と不純物拡散層とを不純物
拡散層の上部表面上に形成されたパッド層を介して接続
するようにすれば、金属配線層が不純物拡散層に吸収さ
れてリーク電流の原因になるのが防止される。また、上
記した不純物拡散層に第１の配線層の上方に絶縁層を介
して形成される第２の配線層を並列に接続するように構
成すれば、第１の配線層とゲート電極層との間の抵抗値
がより小さくなる。これにより、信号の伝播速度の遅延
が低減される。また、抵抗およびダイオードを構成する
不純物拡散層をゲート電極層の近傍に位置するように構
成すれば、第１の配線層のパターニング時に第１の配線
層に蓄えられたプラズマ荷電粒子がより不純物拡散層に
吸収されやすくなる。
【００２５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２６】図１は、本発明の第１実施例による半導体
装置の平面パターンを示した平面図であり、図２は図１
に示した半導体装置の等価回路図である。図１および図
２を参照して、この第１実施例では、前段内部回路２０
０と接続される金属配線２０と内部回路１５０のゲート
電極層２３との間に、抵抗およびダイオードとしての役
割を果たすＮ型拡散層３０を設ける。Ｎ型拡散層３０と
アルミニウム配線層などからなる金属配線２０とはコン
タクトホール３２を介して接続される。Ｎ型拡散層３０
とゲート電極層２３とはコンタクトホール２９および３
１を介してアルミニウム配線層などからなる金属配線３
３によって接続される。その他の構成は図２５に示した
従来の構成と同様である。
装置の平面パターンを示した平面図であり、図２は図１
に示した半導体装置の等価回路図である。図１および図
２を参照して、この第１実施例では、前段内部回路２０
０と接続される金属配線２０と内部回路１５０のゲート
電極層２３との間に、抵抗およびダイオードとしての役
割を果たすＮ型拡散層３０を設ける。Ｎ型拡散層３０と
アルミニウム配線層などからなる金属配線２０とはコン
タクトホール３２を介して接続される。Ｎ型拡散層３０
とゲート電極層２３とはコンタクトホール２９および３
１を介してアルミニウム配線層などからなる金属配線３
３によって接続される。その他の構成は図２５に示した
従来の構成と同様である。
【００２７】この第１実施例では上記のように抵抗およ
びダイオードを構成するＮ型拡散層３０を設けることに
よって、金属配線２０のパターニング時のプラズマエッ
チングによって金属配線２０に蓄えられるプラズマ荷電
粒子がＮ型拡散層３０によって吸収される。具体的に
は、図２に示すように、金属配線２０のパターニング時
に、ダイオードを構成するＮ型拡散層３０を介して基板
からＧＮＤ電位が金属配線２０に与えられることによっ
て、金属配線２０に蓄えられるプラズマ荷電粒子は消え
てしまう。Ｎ型拡散層３０からなるダイオードは金属配
線２０にマイナスのプラズマ荷電粒子が蓄積された場合
に特に有効である。
びダイオードを構成するＮ型拡散層３０を設けることに
よって、金属配線２０のパターニング時のプラズマエッ
チングによって金属配線２０に蓄えられるプラズマ荷電
粒子がＮ型拡散層３０によって吸収される。具体的に
は、図２に示すように、金属配線２０のパターニング時
に、ダイオードを構成するＮ型拡散層３０を介して基板
からＧＮＤ電位が金属配線２０に与えられることによっ
て、金属配線２０に蓄えられるプラズマ荷電粒子は消え
てしまう。Ｎ型拡散層３０からなるダイオードは金属配
線２０にマイナスのプラズマ荷電粒子が蓄積された場合
に特に有効である。
【００２８】また、金属配線２０のパターニング時のプ
ラズマエッチングによって金属配線２０に急激にプラズ
マ荷電粒子が蓄積された場合には、Ｎ型拡散層３０から
なる抵抗によってサージ電圧のピーク値を小さくするこ
とができる。この抵抗がなくダイオードだけの場合には
チャージアップ電荷が消えるまでの間ゲート電極層２３
にサージ電圧が印加されることになり、ゲート酸化膜の
劣化を招いてしまう。したがって、Ｎ型拡散層３０から
なる抵抗は非常に有効な役割を果たす。
ラズマエッチングによって金属配線２０に急激にプラズ
マ荷電粒子が蓄積された場合には、Ｎ型拡散層３０から
なる抵抗によってサージ電圧のピーク値を小さくするこ
とができる。この抵抗がなくダイオードだけの場合には
チャージアップ電荷が消えるまでの間ゲート電極層２３
にサージ電圧が印加されることになり、ゲート酸化膜の
劣化を招いてしまう。したがって、Ｎ型拡散層３０から
なる抵抗は非常に有効な役割を果たす。
【００２９】図３は図１に示した第１実施例の半導体装
置の１００−１００に沿った断面の製造プロセスを説明
するためのフローチャートである。また図４〜図９は図
３のフローチャートに対応した断面図である。図３〜図
９を参照して、次に第１実施例の半導体装置の製造プロ
セスについて説明する。
置の１００−１００に沿った断面の製造プロセスを説明
するためのフローチャートである。また図４〜図９は図
３のフローチャートに対応した断面図である。図３〜図
９を参照して、次に第１実施例の半導体装置の製造プロ
セスについて説明する。
【００３０】まず、図３（１）および図４に示すよう
に、Ｐ型半導体基板１の主表面上に素子分離のためのフ
ィールド酸化膜２を形成する。フィールド酸化膜２の形
成されない活性領域の表面上にゲート酸化膜３を形成す
る。この後、図３（２）および図５に示すように、ポリ
シリコン層などからなるゲート電極層２３を形成する。
に、Ｐ型半導体基板１の主表面上に素子分離のためのフ
ィールド酸化膜２を形成する。フィールド酸化膜２の形
成されない活性領域の表面上にゲート酸化膜３を形成す
る。この後、図３（２）および図５に示すように、ポリ
シリコン層などからなるゲート電極層２３を形成する。
【００３１】次に、図３（３）および図６に示すよう
に、ゲート電極２３およびフィールド酸化膜２をマスク
としてＰ型半導体基板１に不純物をイオン注入すること
によってソース／ドレイン領域２６および２７を形成す
る。このイオン注入時に、図１に示したＮ型拡散層３０
が形成される領域にも同時にイオン注入することによっ
てソース／ドレイン領域２６および２７と同時にＮ型拡
散層３０も形成する。したがって、本実施例においてＮ
型拡散層３０を設けたとしても製造プロセスを複雑化す
ることはない。
に、ゲート電極２３およびフィールド酸化膜２をマスク
としてＰ型半導体基板１に不純物をイオン注入すること
によってソース／ドレイン領域２６および２７を形成す
る。このイオン注入時に、図１に示したＮ型拡散層３０
が形成される領域にも同時にイオン注入することによっ
てソース／ドレイン領域２６および２７と同時にＮ型拡
散層３０も形成する。したがって、本実施例においてＮ
型拡散層３０を設けたとしても製造プロセスを複雑化す
ることはない。
【００３２】この後、図３（４）および図７に示すよう
に、全面に保護膜６を形成する。そして、図３（５）お
よび図８に示すように、保護膜６にコンタクトホール２
４および２５を形成する。
に、全面に保護膜６を形成する。そして、図３（５）お
よび図８に示すように、保護膜６にコンタクトホール２
４および２５を形成する。
【００３３】最後に、図３（６）および図９に示すよう
に、全面にアルミニウムなどの金属層（図示せず）を形
成した後、その金属層をプラズマドライエッチングする
ことによって金属配線２１、２２を形成する。この金属
配線２１および２２の形成と同時に、図１に示した金属
配線２０および３３を形成する。
に、全面にアルミニウムなどの金属層（図示せず）を形
成した後、その金属層をプラズマドライエッチングする
ことによって金属配線２１、２２を形成する。この金属
配線２１および２２の形成と同時に、図１に示した金属
配線２０および３３を形成する。
【００３４】図１０は、本発明の第２実施例による半導
体装置を説明するための等価回路図である。図１０を参
照して、この第２実施例では、図１および図２に示した
第１実施例のＮ型拡散層３０の代わりにＰ型拡散層４０
を用いる。この第２実施例の平面パターンは図１に示し
た第１の実施例の平面パターンと同様である。ただし、
Ｐ型拡散層４０はＶｃｃ電源が供給されるＮ型ウェル中
に形成される。したがって、等価回路図としては図１０
に示すように抵抗およびダイオードを構成するＰ型拡散
層４０にＶｃｃ電源３８が接続された構成になる。第２
実施例ではこのように構成することによって、金属配線
２０のパターニング時のプラズマエッチングによって金
属配線２０に蓄積されたプラズマ荷電粒子は特にプラス
のチャージアップ時にＶｃｃ電源３８に引抜かれる。そ
れにより、プラスのチャージアップを解消することがで
きる。また、Ｐ型拡散層４０は抵抗をも構成するので、
金属配線２０のパターニング時に急激にサージ電圧が金
属配線２０に蓄積された場合にも、そのサージ電圧のピ
ーク値を抵抗によって抑えることができる。
体装置を説明するための等価回路図である。図１０を参
照して、この第２実施例では、図１および図２に示した
第１実施例のＮ型拡散層３０の代わりにＰ型拡散層４０
を用いる。この第２実施例の平面パターンは図１に示し
た第１の実施例の平面パターンと同様である。ただし、
Ｐ型拡散層４０はＶｃｃ電源が供給されるＮ型ウェル中
に形成される。したがって、等価回路図としては図１０
に示すように抵抗およびダイオードを構成するＰ型拡散
層４０にＶｃｃ電源３８が接続された構成になる。第２
実施例ではこのように構成することによって、金属配線
２０のパターニング時のプラズマエッチングによって金
属配線２０に蓄積されたプラズマ荷電粒子は特にプラス
のチャージアップ時にＶｃｃ電源３８に引抜かれる。そ
れにより、プラスのチャージアップを解消することがで
きる。また、Ｐ型拡散層４０は抵抗をも構成するので、
金属配線２０のパターニング時に急激にサージ電圧が金
属配線２０に蓄積された場合にも、そのサージ電圧のピ
ーク値を抵抗によって抑えることができる。
【００３５】図１１は、本発明の第３実施例による半導
体装置の平面パターンを示した平面図であり、図１２は
図１１に示した半導体装置の等価回路図である。図１１
および図１２を参照して、この第３実施例では、Ｎ型拡
散層３０とＰ型拡散層４０とを直列に接続している。こ
れにより、金属配線２０にプラスのチャージが蓄積され
ている場合とマイナスのチャージが蓄積されている場合
の両方の場合にチャージを確実に吸収することができ
る。具体的な構成としては、図１１に示すように、Ｎ型
拡散層３０と所定の間隔を隔ててＰ型拡散層４０を形成
する。Ｐ型拡散層４０はＮウェル領域３７内に形成す
る。Ｐ型拡散層４０はコンタクトホール３６を介して金
属配線２０と接続されている。またＰ型拡散層４０とＮ
型拡散層３０とはコンタクトホール３２および３５を介
して金属配線３４によって接続されている。また、Ｎウ
ェル領域３７にはコンタクトホール３９を介してＶｃｃ
電源が供給される金属配線３８が接続されている。等価
回路図としては図１２に示すような構成となる。このよ
うな構成を有する第３実施例の効果について詳しく説明
する。図１３は上記した第３実施例の構成においてアン
テナ比を種々変化した場合の時間に対するしきい値電圧
の変動値を示した図である。言換えると、図１３はアン
テナ比の増加によってゲート酸化膜中にトラップされる
ホットキャリアの数が変化するかどうかを示した図であ
る。また、図１４はアンテナ比とゲート酸化膜の破壊率
との関係を示した図である。
体装置の平面パターンを示した平面図であり、図１２は
図１１に示した半導体装置の等価回路図である。図１１
および図１２を参照して、この第３実施例では、Ｎ型拡
散層３０とＰ型拡散層４０とを直列に接続している。こ
れにより、金属配線２０にプラスのチャージが蓄積され
ている場合とマイナスのチャージが蓄積されている場合
の両方の場合にチャージを確実に吸収することができ
る。具体的な構成としては、図１１に示すように、Ｎ型
拡散層３０と所定の間隔を隔ててＰ型拡散層４０を形成
する。Ｐ型拡散層４０はＮウェル領域３７内に形成す
る。Ｐ型拡散層４０はコンタクトホール３６を介して金
属配線２０と接続されている。またＰ型拡散層４０とＮ
型拡散層３０とはコンタクトホール３２および３５を介
して金属配線３４によって接続されている。また、Ｎウ
ェル領域３７にはコンタクトホール３９を介してＶｃｃ
電源が供給される金属配線３８が接続されている。等価
回路図としては図１２に示すような構成となる。このよ
うな構成を有する第３実施例の効果について詳しく説明
する。図１３は上記した第３実施例の構成においてアン
テナ比を種々変化した場合の時間に対するしきい値電圧
の変動値を示した図である。言換えると、図１３はアン
テナ比の増加によってゲート酸化膜中にトラップされる
ホットキャリアの数が変化するかどうかを示した図であ
る。また、図１４はアンテナ比とゲート酸化膜の破壊率
との関係を示した図である。
【００３６】まず、図１３を参照して、この実験では、
ゲート酸化膜の厚み（Ｔｏｘ）を１２０Å、ソース領域
とドレイン領域との間の電圧（ＶDS）を５．５Ｖ、ゲー
ト電圧（ＶG ）を２．０Ｖ、実験温度を−５０℃にして
実験を行なった。この第３実施例では、アンテナ比を１
０、２０００、４０００、および８０００と４種類に変
化しても、しきい値電圧の変動値ΔＶTHに大差はないこ
とがわかる。これは、この第３実施例の構成では、アン
テナ比と関係なく金属配線２０に蓄積されたプラズマ荷
電粒子が有効に吸収されることがわかる。言換えると、
従来と異なりアンテナ比が高くなったとしても金属配線
２０に蓄積されたプラズマ荷電粒子を有効に吸収するこ
とができる。
ゲート酸化膜の厚み（Ｔｏｘ）を１２０Å、ソース領域
とドレイン領域との間の電圧（ＶDS）を５．５Ｖ、ゲー
ト電圧（ＶG ）を２．０Ｖ、実験温度を−５０℃にして
実験を行なった。この第３実施例では、アンテナ比を１
０、２０００、４０００、および８０００と４種類に変
化しても、しきい値電圧の変動値ΔＶTHに大差はないこ
とがわかる。これは、この第３実施例の構成では、アン
テナ比と関係なく金属配線２０に蓄積されたプラズマ荷
電粒子が有効に吸収されることがわかる。言換えると、
従来と異なりアンテナ比が高くなったとしても金属配線
２０に蓄積されたプラズマ荷電粒子を有効に吸収するこ
とができる。
【００３７】また、図１４を参照して、この実験ではゲ
ート酸化膜の膜厚（Ｔｏｘ）を１２０Åとし、リーク電
流が１μＡ以上になったときにゲート酸化膜が破壊した
とみなしている。図１４に示すように、アンテナ比が１
０4 となった場合にも、ゲート酸化膜の破壊率は０％で
あり、図２８に示した従来の場合に比べて改善されてい
ることがわかる。
ート酸化膜の膜厚（Ｔｏｘ）を１２０Åとし、リーク電
流が１μＡ以上になったときにゲート酸化膜が破壊した
とみなしている。図１４に示すように、アンテナ比が１
０4 となった場合にも、ゲート酸化膜の破壊率は０％で
あり、図２８に示した従来の場合に比べて改善されてい
ることがわかる。
【００３８】図１５は、本発明の第４実施例による半導
体装置の平面パターンを示した平面図であり、図１６は
図１５に示した第４実施例の半導体装置の等価回路図で
ある。図１５および図１６を参照して、この第４実施例
では、金属配線２０とゲート電極層２３との間でＮ型拡
散層３０とＰ型拡散層４０とを並列に接続している。こ
のように構成することによって、前述した第３実施例と
同様、金属配線２０にプラスのチャージが蓄積されてい
る場合とマイナスのチャージが蓄積されている場合との
両方の場合にチャージを有効に吸収することができる。
さらに、この第４実施例では、Ｎ型拡散層３０とＰ型拡
散層４０とを並列に設けることによって、上記した第３
実施例に比べて、Ｎ型拡散層３０とＰ型拡散層４０とに
よる抵抗値を小さくすることができる。これにより、信
号の伝播速度を速くすることができる。
体装置の平面パターンを示した平面図であり、図１６は
図１５に示した第４実施例の半導体装置の等価回路図で
ある。図１５および図１６を参照して、この第４実施例
では、金属配線２０とゲート電極層２３との間でＮ型拡
散層３０とＰ型拡散層４０とを並列に接続している。こ
のように構成することによって、前述した第３実施例と
同様、金属配線２０にプラスのチャージが蓄積されてい
る場合とマイナスのチャージが蓄積されている場合との
両方の場合にチャージを有効に吸収することができる。
さらに、この第４実施例では、Ｎ型拡散層３０とＰ型拡
散層４０とを並列に設けることによって、上記した第３
実施例に比べて、Ｎ型拡散層３０とＰ型拡散層４０とに
よる抵抗値を小さくすることができる。これにより、信
号の伝播速度を速くすることができる。
【００３９】なお、上記した第３実施例および第４実施
例の構成においてさらにＮ型拡散層３０とＰ型拡散層４
０とによる抵抗値を減少させるために、後のプロセスに
おいてＮ型拡散層３０またはＰ型拡散層４０の上方に金
属配線を形成してその金属配線とＮ型拡散層３０または
Ｐ型拡散層４０とを並列に接続してもよい。
例の構成においてさらにＮ型拡散層３０とＰ型拡散層４
０とによる抵抗値を減少させるために、後のプロセスに
おいてＮ型拡散層３０またはＰ型拡散層４０の上方に金
属配線を形成してその金属配線とＮ型拡散層３０または
Ｐ型拡散層４０とを並列に接続してもよい。
【００４０】図１７は、本発明の第５実施例による半導
体装置の平面パターンを示した平面図である。図１７を
参照して、この第５実施例では、Ｎ型拡散層３０と直列
に接続するようにポリシリコン膜などからなる導電体層
５０を設ける。このように構成することによって、直列
抵抗の抵抗値を上昇させたい場合に容量を大きくするこ
となく直列抵抗の抵抗値のみを上昇させることができ
る。これにより信号伝播の遅れをより小さくすることが
できる。具体的には、直列抵抗の抵抗値を上昇させたい
場合にＮ型拡散層３０の抵抗値を上げると、Ｎ型拡散層
３０の接合容量が大きくなってしまう。接合容量が大き
くなると伝播信号の遅れが大きくなる。この第５実施例
ではポリシリコン膜などからなる導電体層５０によって
直列抵抗の抵抗値を上昇させているので、Ｎ型拡散層３
０の接合容量が増加することがなく、その結果信号伝播
の遅れを少なくすることができる。
体装置の平面パターンを示した平面図である。図１７を
参照して、この第５実施例では、Ｎ型拡散層３０と直列
に接続するようにポリシリコン膜などからなる導電体層
５０を設ける。このように構成することによって、直列
抵抗の抵抗値を上昇させたい場合に容量を大きくするこ
となく直列抵抗の抵抗値のみを上昇させることができ
る。これにより信号伝播の遅れをより小さくすることが
できる。具体的には、直列抵抗の抵抗値を上昇させたい
場合にＮ型拡散層３０の抵抗値を上げると、Ｎ型拡散層
３０の接合容量が大きくなってしまう。接合容量が大き
くなると伝播信号の遅れが大きくなる。この第５実施例
ではポリシリコン膜などからなる導電体層５０によって
直列抵抗の抵抗値を上昇させているので、Ｎ型拡散層３
０の接合容量が増加することがなく、その結果信号伝播
の遅れを少なくすることができる。
【００４１】図１８は、本発明の第６実施例による半導
体装置の平面パターンを示した平面図である。図１９は
図１８に示した半導体装置の３００−３００線に沿った
断面図である。図１８および図１９を参照して、この第
６実施例では、Ｎ型拡散層３０と金属配線２０，３３と
を、ポリシリコンなどからなる導電体層４３を介して接
続している。具体的には、Ｎ型拡散層３０の上部表面上
の直接コンタクト部４４に接触するようにポリシリコン
膜などからなる導電体層４３が形成され、そのポリシリ
コン膜４３の上部表面上にコンタクトホール４２，４１
を介して金属配線２０，３３が接続されている。この第
６実施例では上記のように構成することによって、金属
配線２０がアルミ配線層などの場合にそのアルミ配線層
が図２０に示すようにＮ型拡散層３０中に吸収されてア
ルミスパイク４６が形成されるのを防止することができ
る。このようなアルミスパイク４６はリーク電流の原因
となるので、この第６実施例ではアルミスパイク４６に
起因するリーク電流を有効に防止することができる。そ
の他の効果は第１実施例と同様である。
体装置の平面パターンを示した平面図である。図１９は
図１８に示した半導体装置の３００−３００線に沿った
断面図である。図１８および図１９を参照して、この第
６実施例では、Ｎ型拡散層３０と金属配線２０，３３と
を、ポリシリコンなどからなる導電体層４３を介して接
続している。具体的には、Ｎ型拡散層３０の上部表面上
の直接コンタクト部４４に接触するようにポリシリコン
膜などからなる導電体層４３が形成され、そのポリシリ
コン膜４３の上部表面上にコンタクトホール４２，４１
を介して金属配線２０，３３が接続されている。この第
６実施例では上記のように構成することによって、金属
配線２０がアルミ配線層などの場合にそのアルミ配線層
が図２０に示すようにＮ型拡散層３０中に吸収されてア
ルミスパイク４６が形成されるのを防止することができ
る。このようなアルミスパイク４６はリーク電流の原因
となるので、この第６実施例ではアルミスパイク４６に
起因するリーク電流を有効に防止することができる。そ
の他の効果は第１実施例と同様である。
【００４２】図２１は、本発明の第７実施例による半導
体装置の平面パターンを示した平面図である。この第７
実施例では、図１に示した第１実施例の構成に加えて、
金属配線２０の上方に位置するアルミニウム配線層など
からなる第２金属配線５６によって、金属配線２０と金
属配線３３とを接続している。抵抗およびダイオードを
構成するＮ型拡散層３０は、アンテナ比の大きい金属配
線２０の形成時に金属配線２０に蓄積されるプラズマ荷
電粒子を吸収することを目的としている。したがって、
金属配線２０のプラズマ荷電粒子が吸収された後は、Ｎ
型拡散層３０は不要となる。この場合に、後の工程にお
いて形成される金属配線５６によって金属配線２０と金
属配線３３とを短絡することによって、金属配線２０と
金属配線３３との間の抵抗値を小さくすることができ
る。これにより、信号の伝播速度を高速化することがで
きる。
体装置の平面パターンを示した平面図である。この第７
実施例では、図１に示した第１実施例の構成に加えて、
金属配線２０の上方に位置するアルミニウム配線層など
からなる第２金属配線５６によって、金属配線２０と金
属配線３３とを接続している。抵抗およびダイオードを
構成するＮ型拡散層３０は、アンテナ比の大きい金属配
線２０の形成時に金属配線２０に蓄積されるプラズマ荷
電粒子を吸収することを目的としている。したがって、
金属配線２０のプラズマ荷電粒子が吸収された後は、Ｎ
型拡散層３０は不要となる。この場合に、後の工程にお
いて形成される金属配線５６によって金属配線２０と金
属配線３３とを短絡することによって、金属配線２０と
金属配線３３との間の抵抗値を小さくすることができ
る。これにより、信号の伝播速度を高速化することがで
きる。
【００４３】なお、上記した第１実施例〜第７実施例で
は従来問題となっていたアンテナ比が５以上の場合に特
に効果を発揮する。また、上記した第１実施例〜第７実
施例のＮ型拡散層３０などからなる保護回路は、ゲート
電極層２３の近傍に設けるのが好ましい。これは、金属
配線２０と同様にプラズマが蓄積される金属配線３３の
配線長さを短くするためである。金属配線３３の長さを
短くすることによって金属配線３３に蓄えられるプラズ
マ荷電粒子の量は少なくなる。その結果、金属配線３３
に蓄えられたプラズマ荷電粒子がゲート電極層２３に流
れたとしてもそれほど問題は生じない。また、上記した
第１実施例〜第７実施例において、金属配線２０は、直
接前段内部回路２００に接続されていてもよいし、他の
導電層または金属層を介して前段内部回路２００に接続
されていてもよい。
は従来問題となっていたアンテナ比が５以上の場合に特
に効果を発揮する。また、上記した第１実施例〜第７実
施例のＮ型拡散層３０などからなる保護回路は、ゲート
電極層２３の近傍に設けるのが好ましい。これは、金属
配線２０と同様にプラズマが蓄積される金属配線３３の
配線長さを短くするためである。金属配線３３の長さを
短くすることによって金属配線３３に蓄えられるプラズ
マ荷電粒子の量は少なくなる。その結果、金属配線３３
に蓄えられたプラズマ荷電粒子がゲート電極層２３に流
れたとしてもそれほど問題は生じない。また、上記した
第１実施例〜第７実施例において、金属配線２０は、直
接前段内部回路２００に接続されていてもよいし、他の
導電層または金属層を介して前段内部回路２００に接続
されていてもよい。
【００４４】
【発明の効果】以上のように、請求項１〜３に記載の半
導体装置によれば、ゲート電極層と第１の配線層との間
に、抵抗およびダイオードを構成する不純物拡散層を介
在させることによって、第１の配線層のパターニング時
のプラズマエッチングによって第１の配線層にプラズマ
荷電粒子が蓄積されたとしても、その蓄積されたプラズ
マ荷電粒子は不純物拡散層によって吸収することができ
る。したがって、アンテナ比が高い場合にもゲート電極
層下のゲート酸化膜にサージ電圧が加わることがなく、
ゲート酸化膜の劣化や破壊を有効に防止することができ
る。また、不純物拡散層を第１導電型の第１の不純物拡
散層と第１の不純物拡散層に直列に接続された第２導電
型の第２の不純物拡散層とを含むように構成すれば、第
１の配線層にプラスのチャージがある場合とマイナスの
チャージがある場合との両方に対処することができる。
さらに、不純物拡散層を、第１導電型の第１の不純物拡
散層と第１の不純物拡散層に並列に接続された第２導電
型の第２の不純物拡散層とを含むように構成すれば、第
１および第２の不純物拡散層による抵抗を低減すること
ができるという効果を奏する。これにより、信号の伝播
速度が遅くなるのを防止することができる。また、ゲー
ト電極層と第１の配線層との間に、不純物拡散層と直列
に接続された導電膜からなる抵抗層を介在させるように
構成すれば、不純物拡散層の抵抗値を増加させることに
よって直列抵抗の抵抗値を増加させる場合に比べて、容
量の増加量が少なくてすむ。これにより、信号の伝播速
度が遅くなるのを極力防止することができる。また、第
１の配線層が金属配線層である場合に、その金属配線層
と不純物拡散層とを不純物拡散層の上部表面上に形成さ
れたパッド層を介して接続するようにすれば、金属配線
層が不純物拡散層に吸収されてリーク電流が発生するの
を防止することができる。また、上記した不純物拡散層
に、第１の配線層の上方に絶縁層を介して形成される第
２の配線層を並列に接続すれば、信号の伝播速度を速め
ることができる。さらに、不純物拡散層をゲート電極層
の近傍に位置するようにすれば、不純物拡散層とゲート
電極層とを接続するための配線層の長さを短くすること
ができ、それによりゲート電極層に流れる可能性のある
プラズマ荷電粒子をより少なくすることができる。
導体装置によれば、ゲート電極層と第１の配線層との間
に、抵抗およびダイオードを構成する不純物拡散層を介
在させることによって、第１の配線層のパターニング時
のプラズマエッチングによって第１の配線層にプラズマ
荷電粒子が蓄積されたとしても、その蓄積されたプラズ
マ荷電粒子は不純物拡散層によって吸収することができ
る。したがって、アンテナ比が高い場合にもゲート電極
層下のゲート酸化膜にサージ電圧が加わることがなく、
ゲート酸化膜の劣化や破壊を有効に防止することができ
る。また、不純物拡散層を第１導電型の第１の不純物拡
散層と第１の不純物拡散層に直列に接続された第２導電
型の第２の不純物拡散層とを含むように構成すれば、第
１の配線層にプラスのチャージがある場合とマイナスの
チャージがある場合との両方に対処することができる。
さらに、不純物拡散層を、第１導電型の第１の不純物拡
散層と第１の不純物拡散層に並列に接続された第２導電
型の第２の不純物拡散層とを含むように構成すれば、第
１および第２の不純物拡散層による抵抗を低減すること
ができるという効果を奏する。これにより、信号の伝播
速度が遅くなるのを防止することができる。また、ゲー
ト電極層と第１の配線層との間に、不純物拡散層と直列
に接続された導電膜からなる抵抗層を介在させるように
構成すれば、不純物拡散層の抵抗値を増加させることに
よって直列抵抗の抵抗値を増加させる場合に比べて、容
量の増加量が少なくてすむ。これにより、信号の伝播速
度が遅くなるのを極力防止することができる。また、第
１の配線層が金属配線層である場合に、その金属配線層
と不純物拡散層とを不純物拡散層の上部表面上に形成さ
れたパッド層を介して接続するようにすれば、金属配線
層が不純物拡散層に吸収されてリーク電流が発生するの
を防止することができる。また、上記した不純物拡散層
に、第１の配線層の上方に絶縁層を介して形成される第
２の配線層を並列に接続すれば、信号の伝播速度を速め
ることができる。さらに、不純物拡散層をゲート電極層
の近傍に位置するようにすれば、不純物拡散層とゲート
電極層とを接続するための配線層の長さを短くすること
ができ、それによりゲート電極層に流れる可能性のある
プラズマ荷電粒子をより少なくすることができる。
【図１】 本発明の第１実施例による半導体装置の平面
パターンを示した平面図である。
パターンを示した平面図である。
【図２】 図１に示した第１実施例の半導体装置の等価
回路図である。
回路図である。
【図３】 図１に示した半導体装置の１００−１００線
に沿った断面の製造プロセスを説明するためのフローチ
ャートである。
に沿った断面の製造プロセスを説明するためのフローチ
ャートである。
【図４】 図３の（１）に示したプロセスに対応する断
面図である。
面図である。
【図５】 図３の（２）に示したプロセスに対応する断
面図である。
面図である。
【図６】 図３の（３）に示したプロセスに対応する断
面図である。
面図である。
【図７】 図３の（４）に示したプロセスに対応する断
面図である。
面図である。
【図８】 図３の（５）に示したプロセスに対応する断
面図である。
面図である。
【図９】 図３の（６）に示したプロセスに対応する断
面図である。
面図である。
【図１０】 本発明の第２実施例による半導体装置を示
した等価回路図である。
した等価回路図である。
【図１１】 本発明の第３実施例による半導体装置の平
面パターンを示した平面図である。
面パターンを示した平面図である。
【図１２】 図１１に示した第３実施例の半導体装置の
等価回路図である。
等価回路図である。
【図１３】 図１１および図１２に示した第３実施例の
半導体装置においてアンテナ比を種々変化させた場合の
しきい値電圧の変動値を示した図である。
半導体装置においてアンテナ比を種々変化させた場合の
しきい値電圧の変動値を示した図である。
【図１４】 図１１および図１２に示した第３実施例の
半導体装置においてアンテナ比とゲート酸化膜の破壊率
との関係を示した図である。
半導体装置においてアンテナ比とゲート酸化膜の破壊率
との関係を示した図である。
【図１５】 本発明の第４実施例による半導体装置の平
面パターンを示した平面図である。
面パターンを示した平面図である。
【図１６】 図１５に示した第４実施例の半導体装置の
等価回路図である。
等価回路図である。
【図１７】 本発明の第５実施例による半導体装置の平
面パターンを示した平面図である。
面パターンを示した平面図である。
【図１８】 本発明の第６実施例による半導体装置の平
面パターンを示した平面図である。
面パターンを示した平面図である。
【図１９】 図１５に示した第６実施例の半導体装置の
３００−３００線に沿った断面図である。
３００−３００線に沿った断面図である。
【図２０】 図１５に示した第６実施例の半導体装置に
おいて導電層がない場合の不都合を説明するための断面
図である。
おいて導電層がない場合の不都合を説明するための断面
図である。
【図２１】 本発明の第７実施例による半導体装置の平
面パターンを示した平面図である。
面パターンを示した平面図である。
【図２２】 従来の入力初段のロジック回路に接続され
るＮＭＯＳトランジスタ型の入力保護回路を示した等価
回路図である。
るＮＭＯＳトランジスタ型の入力保護回路を示した等価
回路図である。
【図２３】 従来の入力初段のロジック回路に用いられ
るダイオード型の入力保護回路を示した等価回路図であ
る。
るダイオード型の入力保護回路を示した等価回路図であ
る。
【図２４】 図２２に示したＮＭＯＳトランジスタ型の
入力保護回路の平面パターンを示した平面図である。
入力保護回路の平面パターンを示した平面図である。
【図２５】 従来の入力初段回路以外の内部回路の平面
パターンを示した平面図である。
パターンを示した平面図である。
【図２６】 図２５に示した従来の内部回路の等価回路
図である。
図である。
【図２７】 従来の内部回路においてアンテナ比が変動
した場合のしきい値電圧の変動量を示した図である。
した場合のしきい値電圧の変動量を示した図である。
【図２８】 従来の内部回路においてアンテナ比とゲー
ト酸化膜の破壊率との関係を示した図である。
ト酸化膜の破壊率との関係を示した図である。
２０，３３ 金属配線、２３ ゲート電極層、２８ チ
ャネル部分（ゲート酸化膜）、３０ Ｎ型拡散層、４０
Ｐ型拡散層、５０ ポリシリコンなどからなる導電体
層。 なお、各図中、同一符号は同一または相当部分を示す。
ャネル部分（ゲート酸化膜）、３０ Ｎ型拡散層、４０
Ｐ型拡散層、５０ ポリシリコンなどからなる導電体
層。 なお、各図中、同一符号は同一または相当部分を示す。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088
(56)参考文献 特開 平３−235363（ＪＰ，Ａ)
特開 平４−247654（ＪＰ，Ａ)
特開 平１−265553（ＪＰ，Ａ)
特開 昭63−95667（ＪＰ，Ａ)
特開 昭62−293664（ＪＰ，Ａ)
実開 昭61−97843（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (3)
- 【請求項１】 入力初段回路と、前記入力初段回路以外
の電界効果トランジスタを有する内部回路とを含む半導
体装置であって、 前記入力初段回路以外の内部回路の電界効果トランジス
タを構成するゲート電極層と、 前記ゲート電極層と電気的に接続され、前記ゲート電極
層に回路信号を伝達する第１の配線層と、 前記ゲート電極層と前記第１の配線層との間に介在さ
れ、抵抗およびダイオードを構成する不純物拡散層と、 前記第１の配線層の上方に絶縁層を介して形成され、前
記ゲート電極層と前記第１の配線層とを接続する第２の
配線層 とを備えた、半導体装置。 - 【請求項２】 入力初段回路と、前記入力初段回路以外
の電界効果トランジスタを有する内部回路とを含む半導
体装置であって、 前記入力初段回路以外の内部回路の電界効果トランジス
タを構成するゲート電極層と、 前記ゲート電極層と電気的に接続され、前記ゲート電極
層に回路信号を伝達するための第１の配線層と、 前記ゲート電極層と前記第１の配線層との間に介在さ
れ、抵抗およびダイオードを構成する不純物拡散層と、 前記ゲート電極層下のチャネル領域の平面積を１とした
場合に、前記ゲート電極層の前記チャネル領域に相当す
る部分以外の領域の平面積と前記第１の配線層の平面積
との和が５以上である、半導体装置。 - 【請求項３】 前記不純物拡散層は、 第１導電型の第１の不純物拡散層と、 前記第１の不純物拡散層に並列に接続された第２導電型
の第２の不純物拡散層とを含む、請求項２に記載の半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23104594A JP3450909B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体装置 |
| TW087205308U TW390508U (en) | 1994-09-27 | 1994-10-14 | Protective element for internal circuit element of semiconductor device |
| US08/455,243 US5744838A (en) | 1994-09-27 | 1995-05-31 | Semiconductor device having internal circuit other than initial input stage circuit |
| KR1019950031960A KR0175989B1 (ko) | 1994-09-27 | 1995-09-26 | 초기 입력단 이외의 내부 회로를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23104594A JP3450909B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897416A JPH0897416A (ja) | 1996-04-12 |
| JP3450909B2 true JP3450909B2 (ja) | 2003-09-29 |
Family
ID=16917423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23104594A Expired - Fee Related JP3450909B2 (ja) | 1994-09-27 | 1994-09-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5744838A (ja) |
| JP (1) | JP3450909B2 (ja) |
| KR (1) | KR0175989B1 (ja) |
| TW (1) | TW390508U (ja) |
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|---|---|---|---|---|
| FR2766013B1 (fr) * | 1997-07-10 | 1999-09-10 | Sgs Thomson Microelectronics | Piste d'interconnexion reliant, sur plusieurs niveaux de metallisation, une grille isolee d'un transistor a une diode de decharge au sein d'un circuit integre, et procede de realisation d'une telle piste |
| JP3298528B2 (ja) | 1998-12-10 | 2002-07-02 | 日本電気株式会社 | 回路設計方法および装置、情報記憶媒体、集積回路装置 |
| JP2002141421A (ja) | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体集積回路装置 |
| JP4176342B2 (ja) * | 2001-10-29 | 2008-11-05 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置およびそのレイアウト方法 |
| US6693783B2 (en) * | 2002-04-08 | 2004-02-17 | Exar Corporation | Bounce tolerant fuse trimming circuit with controlled timing |
| AU2003264515A1 (en) | 2002-09-20 | 2004-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| JP4601919B2 (ja) * | 2003-06-03 | 2010-12-22 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2007299898A (ja) * | 2006-04-28 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体装置のレイアウト設計方法 |
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| US8413094B2 (en) * | 2010-10-05 | 2013-04-02 | International Business Machines Corporation | Structure, design structure and process for increasing magnitude of device threshold voltage for low power applications |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278230A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| JPH03104159A (ja) * | 1989-09-18 | 1991-05-01 | Matsushita Electron Corp | 半導体装置 |
| JPH04158578A (ja) * | 1990-10-22 | 1992-06-01 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JPH04291944A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体装置 |
| JPH0522099A (ja) * | 1991-07-11 | 1993-01-29 | Nissan Motor Co Ltd | 半導体入力保護回路 |
| JP3184251B2 (ja) * | 1991-07-25 | 2001-07-09 | 株式会社日立製作所 | 半導体装置 |
| TW226476B (en) * | 1993-08-06 | 1994-07-11 | United Microelectronics Corp | A method of using complete interlaced pre-poly gate source/drain N+ structure as the protection circuit for CMOS electrostatic discharge(ESD) protection |
| JPH07312424A (ja) * | 1994-05-18 | 1995-11-28 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
-
1994
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