JPH0831948A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0831948A JPH0831948A JP6164158A JP16415894A JPH0831948A JP H0831948 A JPH0831948 A JP H0831948A JP 6164158 A JP6164158 A JP 6164158A JP 16415894 A JP16415894 A JP 16415894A JP H0831948 A JPH0831948 A JP H0831948A
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Abstract
(57)【要約】
【目的】 保護回路を構成するＭＯＳＦＥＴにおける寄
生バイポーラ動作によるＭＯＳＦＥＴの破壊耐量を向上
させることができる半導体集積回路装置を提供すること
にある。 【構成】 単結晶シリコン基板１３上に埋め込み酸化膜
１４を介してＳＯＩ層１５，１６，１７が形成され、Ｓ
ＯＩ層１５，１６にてＰチャネルおよびＮチャネルＭＯ
ＳＦＥＴ３，４が構成されている。ＭＯＳＦＥＴ３，４
を含めて半導体集積回路が形成されている。ＳＯＩ層１
７にてＰチャネルＭＯＳＦＥＴ８が構成され、ＭＯＳＦ
ＥＴ８が保護回路の一部をなしている。この保護回路は
半導体集積回路とボンディングパッドとの間に設けられ
る。ＭＯＳＦＥＴ８のゲート酸化膜２２の膜厚がＭＯＳ
ＦＥＴ３，４のゲート酸化膜１８，２０の膜厚よりも厚
くなっている。
生バイポーラ動作によるＭＯＳＦＥＴの破壊耐量を向上
させることができる半導体集積回路装置を提供すること
にある。 【構成】 単結晶シリコン基板１３上に埋め込み酸化膜
１４を介してＳＯＩ層１５，１６，１７が形成され、Ｓ
ＯＩ層１５，１６にてＰチャネルおよびＮチャネルＭＯ
ＳＦＥＴ３，４が構成されている。ＭＯＳＦＥＴ３，４
を含めて半導体集積回路が形成されている。ＳＯＩ層１
７にてＰチャネルＭＯＳＦＥＴ８が構成され、ＭＯＳＦ
ＥＴ８が保護回路の一部をなしている。この保護回路は
半導体集積回路とボンディングパッドとの間に設けられ
る。ＭＯＳＦＥＴ８のゲート酸化膜２２の膜厚がＭＯＳ
ＦＥＴ３，４のゲート酸化膜１８，２０の膜厚よりも厚
くなっている。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ構造を有し、
かつ、半導体集積回路をサージ電圧等から保護するため
の保護回路を備えた半導体集積回路装置に関するもので
ある。
かつ、半導体集積回路をサージ電圧等から保護するため
の保護回路を備えた半導体集積回路装置に関するもので
ある。
【０００２】
【従来の技術】従来、半導体集積回路装置において、薄
膜ＳＯＩＭＯＳ構造を有する回路に保護回路を設ける技
術が知られている。そして、例えば、特開平２−２６０
４５９号公報においては、インパクトイオン化現象によ
る寄生バイポーラ動作（ラッチ現象）を利用した保護ト
ランジスタを用いて保護回路を形成している。寄生バイ
ポーラ動作とは、チャネル領域がフローティング状態に
なるいわゆる完全空乏型のＳＯＩ構造のＭＯＳＦＥＴに
おいて、ドレイン近傍におけるインパクトイオン化によ
って発生したホールがチャネル領域に蓄積され、ソース
／チャネル間のポンシャル障壁を低下させて一種の正帰
還によるドレイン電流の増大を招くというものである。
膜ＳＯＩＭＯＳ構造を有する回路に保護回路を設ける技
術が知られている。そして、例えば、特開平２−２６０
４５９号公報においては、インパクトイオン化現象によ
る寄生バイポーラ動作（ラッチ現象）を利用した保護ト
ランジスタを用いて保護回路を形成している。寄生バイ
ポーラ動作とは、チャネル領域がフローティング状態に
なるいわゆる完全空乏型のＳＯＩ構造のＭＯＳＦＥＴに
おいて、ドレイン近傍におけるインパクトイオン化によ
って発生したホールがチャネル領域に蓄積され、ソース
／チャネル間のポンシャル障壁を低下させて一種の正帰
還によるドレイン電流の増大を招くというものである。
【０００３】
【発明が解決しようとする課題】ところが、インパクト
イオン化現象により寄生バイパーラ動作しその際に発生
したホットキャリア（ホール）がある値を越えると、Ｍ
ＯＳＦＥＴのゲート酸化膜を破壊してしまうという問題
がある。
イオン化現象により寄生バイパーラ動作しその際に発生
したホットキャリア（ホール）がある値を越えると、Ｍ
ＯＳＦＥＴのゲート酸化膜を破壊してしまうという問題
がある。
【０００４】そこで、この発明の目的は、保護回路を構
成するＭＯＳＦＥＴにおける寄生バイポーラ動作による
ＭＯＳＦＥＴの破壊耐量を向上させることができる半導
体集積回路装置を提供することにある。
成するＭＯＳＦＥＴにおける寄生バイポーラ動作による
ＭＯＳＦＥＴの破壊耐量を向上させることができる半導
体集積回路装置を提供することにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上の絶縁体層を介した半導体層に形成さ
れた第１のＭＯＳＦＥＴを含む半導体集積回路と、前記
半導体集積回路と外部接続端子との間に設けられ、前記
半導体基板上の絶縁体層を介した半導体層に形成された
第２のＭＯＳＦＥＴを含む保護回路とを備えた半導体集
積回路装置において、前記第２のＭＯＳＦＥＴのゲート
酸化膜の膜厚を前記第１のＭＯＳＦＥＴのゲート酸化膜
の膜厚よりも厚くした半導体集積回路装置をその要旨と
する。
は、半導体基板上の絶縁体層を介した半導体層に形成さ
れた第１のＭＯＳＦＥＴを含む半導体集積回路と、前記
半導体集積回路と外部接続端子との間に設けられ、前記
半導体基板上の絶縁体層を介した半導体層に形成された
第２のＭＯＳＦＥＴを含む保護回路とを備えた半導体集
積回路装置において、前記第２のＭＯＳＦＥＴのゲート
酸化膜の膜厚を前記第１のＭＯＳＦＥＴのゲート酸化膜
の膜厚よりも厚くした半導体集積回路装置をその要旨と
する。
【０００６】請求項２に記載の発明は、半導体基板上の
絶縁体層を介した半導体層に形成された半導体集積回路
と、前記半導体集積回路と外部接続端子との間に設けら
れ、前記半導体基板上の絶縁体層を介した半導体層に形
成されたＭＯＳＦＥＴを含む保護回路とを備えた半導体
集積回路装置において、前記保護回路のＭＯＳＦＥＴを
Ｐチャネル型とした半導体集積回路装置をその要旨とす
る。
絶縁体層を介した半導体層に形成された半導体集積回路
と、前記半導体集積回路と外部接続端子との間に設けら
れ、前記半導体基板上の絶縁体層を介した半導体層に形
成されたＭＯＳＦＥＴを含む保護回路とを備えた半導体
集積回路装置において、前記保護回路のＭＯＳＦＥＴを
Ｐチャネル型とした半導体集積回路装置をその要旨とす
る。
【０００７】請求項３に記載の発明は、請求項２に記載
の半導体集積回路装置において、前記保護回路が、保護
抵抗と、前記半導体集積回路への接続線と接地端子間に
配置されたＰチャネルＭＯＳＦＥＴとからなり、前記Ｐ
チャネルＭＯＳＦＥＴのゲート端子は前記半導体集積回
路への接続線と接続されている半導体集積回路装置をそ
の要旨とする。
の半導体集積回路装置において、前記保護回路が、保護
抵抗と、前記半導体集積回路への接続線と接地端子間に
配置されたＰチャネルＭＯＳＦＥＴとからなり、前記Ｐ
チャネルＭＯＳＦＥＴのゲート端子は前記半導体集積回
路への接続線と接続されている半導体集積回路装置をそ
の要旨とする。
【０００８】
【作用】請求項１に記載の発明によれば、保護回路にお
ける第２のＭＯＳＦＥＴのゲート酸化膜の膜厚が、半導
体集積回路における第１のＭＯＳＦＥＴのゲート酸化膜
の膜厚よりも厚くなっているので、第２のＭＯＳＦＥＴ
での寄生バイパーラ動作によるゲート酸化膜の破壊耐量
が上がる。
ける第２のＭＯＳＦＥＴのゲート酸化膜の膜厚が、半導
体集積回路における第１のＭＯＳＦＥＴのゲート酸化膜
の膜厚よりも厚くなっているので、第２のＭＯＳＦＥＴ
での寄生バイパーラ動作によるゲート酸化膜の破壊耐量
が上がる。
【０００９】請求項２，３に記載の発明によれば、保護
回路のＭＯＳＦＥＴをＰチャネル型としたので、該ＭＯ
ＳＦＥＴでの寄生バイパーラ動作そのものの発生が抑制
される。その結果、寄生バイパーラ動作によるゲート酸
化膜の破壊耐量が上がる。
回路のＭＯＳＦＥＴをＰチャネル型としたので、該ＭＯ
ＳＦＥＴでの寄生バイパーラ動作そのものの発生が抑制
される。その結果、寄生バイパーラ動作によるゲート酸
化膜の破壊耐量が上がる。
【００１０】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図２には半導体集積回路装置の電気
的構成を示す。
に従って説明する。図２には半導体集積回路装置の電気
的構成を示す。
【００１１】半導体集積回路装置における半導体集積回
路としての内部回路１には、その入力段にインバータ２
が用いられている。このインバータ２は、ＰチャネルＭ
ＯＳＦＥＴ３とＮチャネルＭＯＳＦＥＴ４とからなる。
このＭＯＳＦＥＴ３，４にて第１のＭＯＳＦＥＴが構成
されている。インバータ２の入力端子と、外部接続端子
であるボンディングパッド５との間には、保護回路６が
配置されている。保護回路６は、保護抵抗７と、保護ト
ランジスタとしての２個のＰチャネルＭＯＳＦＥＴ８，
９とから構成されている。つまり、ボンディングパッド
５とインバータ２の入力端子とを結ぶ接続線１０の途中
に保護抵抗７が配置されている。又、接続線１０と接地
端子１１との間にＰチャネルＭＯＳＦＥＴ８が配置さ
れ、ＰチャネルＭＯＳＦＥＴ８のゲート端子は接続線１
０と接続されている。さらに、接続線１０と電源端子１
２との間にＰチャネルＭＯＳＦＥＴ９が配置され、Ｐチ
ャネルＭＯＳＦＥＴ９のゲート端子は電源端子１２と接
続されている。電源端子１２には電源電圧ＶDDとして、
例えば、３ボルトが印加されるようになっている。この
ＰチャネルＭＯＳＦＥＴ８，９にて第２のＭＯＳＦＥＴ
が構成されている。
路としての内部回路１には、その入力段にインバータ２
が用いられている。このインバータ２は、ＰチャネルＭ
ＯＳＦＥＴ３とＮチャネルＭＯＳＦＥＴ４とからなる。
このＭＯＳＦＥＴ３，４にて第１のＭＯＳＦＥＴが構成
されている。インバータ２の入力端子と、外部接続端子
であるボンディングパッド５との間には、保護回路６が
配置されている。保護回路６は、保護抵抗７と、保護ト
ランジスタとしての２個のＰチャネルＭＯＳＦＥＴ８，
９とから構成されている。つまり、ボンディングパッド
５とインバータ２の入力端子とを結ぶ接続線１０の途中
に保護抵抗７が配置されている。又、接続線１０と接地
端子１１との間にＰチャネルＭＯＳＦＥＴ８が配置さ
れ、ＰチャネルＭＯＳＦＥＴ８のゲート端子は接続線１
０と接続されている。さらに、接続線１０と電源端子１
２との間にＰチャネルＭＯＳＦＥＴ９が配置され、Ｐチ
ャネルＭＯＳＦＥＴ９のゲート端子は電源端子１２と接
続されている。電源端子１２には電源電圧ＶDDとして、
例えば、３ボルトが印加されるようになっている。この
ＰチャネルＭＯＳＦＥＴ８，９にて第２のＭＯＳＦＥＴ
が構成されている。
【００１２】図１には半導体集積回路装置における入力
部の要部断面図を示す。半導体基板としての単結晶シリ
コン基板１３上には絶縁体層としての埋め込み酸化膜１
４が形成され、その埋め込み酸化膜１４の上に半導体層
としてのシリコン層（以下、ＳＯＩ層という）１５，１
６，１７が配置されている。ＳＯＩ層１５にはゲート酸
化膜１８を介してポリシリコンゲート電極１９が形成さ
れ、ＮチャネルＭＯＳＦＥＴ４が構成されている。又、
ＳＯＩ層１６にはゲート酸化膜２０を介してポリシリコ
ンゲート電極２１が形成され、ＰチャネルＭＯＳＦＥＴ
３が構成されている。この両ＭＯＳＦＥＴ３，４にて、
前述したインバータ２が構成されている。
部の要部断面図を示す。半導体基板としての単結晶シリ
コン基板１３上には絶縁体層としての埋め込み酸化膜１
４が形成され、その埋め込み酸化膜１４の上に半導体層
としてのシリコン層（以下、ＳＯＩ層という）１５，１
６，１７が配置されている。ＳＯＩ層１５にはゲート酸
化膜１８を介してポリシリコンゲート電極１９が形成さ
れ、ＮチャネルＭＯＳＦＥＴ４が構成されている。又、
ＳＯＩ層１６にはゲート酸化膜２０を介してポリシリコ
ンゲート電極２１が形成され、ＰチャネルＭＯＳＦＥＴ
３が構成されている。この両ＭＯＳＦＥＴ３，４にて、
前述したインバータ２が構成されている。
【００１３】さらに、ＳＯＩ層１７にゲート酸化膜２２
を介してポリシリコンゲート電極２３が形成され、Ｐチ
ャネルＭＯＳＦＥＴ８が構成されている。又、図１にお
いては図示を省いたが、単結晶シリコン基板１３上の埋
め込み酸化膜１４を介して図１のＰチャネルＭＯＳＦＥ
Ｔ８と同様な構成をなすＰチャネルＭＯＳＦＥＴ９が配
置されている。この２つのＭＯＳＦＥＴ８，９が前述し
たように保護トランジスタとなっている。
を介してポリシリコンゲート電極２３が形成され、Ｐチ
ャネルＭＯＳＦＥＴ８が構成されている。又、図１にお
いては図示を省いたが、単結晶シリコン基板１３上の埋
め込み酸化膜１４を介して図１のＰチャネルＭＯＳＦＥ
Ｔ８と同様な構成をなすＰチャネルＭＯＳＦＥＴ９が配
置されている。この２つのＭＯＳＦＥＴ８，９が前述し
たように保護トランジスタとなっている。
【００１４】各ＭＯＳＦＥＴ３，４，８，９はそのチャ
ネル領域がフローティング状態になる、いわゆる完全空
乏型となっている。又、保護回路６を構成するＰチャネ
ルＭＯＳＦＥＴ８，９におけるゲート酸化膜２２の膜厚
は、インバータ２を構成するＭＯＳＦＥＴ３，４におけ
るゲート酸化膜１８，２０の膜厚よりも厚くなってい
る。より具体的には、ゲート酸化膜１８，２０の膜厚が
１３ｎｍであるのに対しゲート酸化膜２２の膜厚は４０
ｎｍ程度となっている。
ネル領域がフローティング状態になる、いわゆる完全空
乏型となっている。又、保護回路６を構成するＰチャネ
ルＭＯＳＦＥＴ８，９におけるゲート酸化膜２２の膜厚
は、インバータ２を構成するＭＯＳＦＥＴ３，４におけ
るゲート酸化膜１８，２０の膜厚よりも厚くなってい
る。より具体的には、ゲート酸化膜１８，２０の膜厚が
１３ｎｍであるのに対しゲート酸化膜２２の膜厚は４０
ｎｍ程度となっている。
【００１５】又、図１において、ＳＯＩ層１５，１６，
１７を含めた埋め込み酸化膜１４の上は層間絶縁膜２４
で覆われるとともに、アルミ等による配線２５が設けら
れている。
１７を含めた埋め込み酸化膜１４の上は層間絶縁膜２４
で覆われるとともに、アルミ等による配線２５が設けら
れている。
【００１６】次に、半導体集積回路装置の製造方法を説
明する。まず、図３に示すように、単結晶シリコン基板
１３上に埋め込み酸化膜１４を介して島状に分離された
内部回路１を構成するＳＯＩ層１５，１６と保護トラン
ジスタを構成するＳＯＩ層１７とを形成する。そして、
ゲート酸化を行うことによりＳＯＩ層１５，１６，１７
の表面にゲート酸化膜２２ａを、例えば３０ｎｍ形成す
る。
明する。まず、図３に示すように、単結晶シリコン基板
１３上に埋め込み酸化膜１４を介して島状に分離された
内部回路１を構成するＳＯＩ層１５，１６と保護トラン
ジスタを構成するＳＯＩ層１７とを形成する。そして、
ゲート酸化を行うことによりＳＯＩ層１５，１６，１７
の表面にゲート酸化膜２２ａを、例えば３０ｎｍ形成す
る。
【００１７】次に、図４に示すように、ゲート酸化膜の
膜厚を厚くしたい領域であるＳＯＩ層１７のみをフォト
レジスト２６で覆ってウエットエッチングすることによ
りＳＯＩ層１５，１６上のゲート酸化膜２２ａを除去す
る。そして、図５に示すように、フォトレジスト２６を
除去した後、再びゲート酸化を行いＳＯＩ層１５，１６
上に、例えば１３ｎｍのゲート酸化膜１８，２０を形成
する。このとき同時にＳＯＩ層１７上のゲート酸化膜２
２は、再度の酸化前の膜厚３０ｎｍからさらに酸化され
ることにより４０ｎｍ程度の膜厚となる。
膜厚を厚くしたい領域であるＳＯＩ層１７のみをフォト
レジスト２６で覆ってウエットエッチングすることによ
りＳＯＩ層１５，１６上のゲート酸化膜２２ａを除去す
る。そして、図５に示すように、フォトレジスト２６を
除去した後、再びゲート酸化を行いＳＯＩ層１５，１６
上に、例えば１３ｎｍのゲート酸化膜１８，２０を形成
する。このとき同時にＳＯＩ層１７上のゲート酸化膜２
２は、再度の酸化前の膜厚３０ｎｍからさらに酸化され
ることにより４０ｎｍ程度の膜厚となる。
【００１８】その後、通常のＭＯＳＦＥＴ形成工程によ
り図１に示した構造となる。尚、同一基板上にゲート酸
化膜の異なるＭＯＳＦＥＴを形成する方法として上述し
た以外の方法により図１に示す構造としてもよい。
り図１に示した構造となる。尚、同一基板上にゲート酸
化膜の異なるＭＯＳＦＥＴを形成する方法として上述し
た以外の方法により図１に示す構造としてもよい。
【００１９】次に、このように構成した半導体集積回路
装置の作用を説明する。外部接続端子であるボンディン
グパッド５に静電気等による正のサージ電圧（高電圧）
が印加されると、保護トランジスタであるＰチャネルＭ
ＯＳＦＥＴ８または９がブレークダウン状態となりソー
ス・ドレイン間に過電流が接地端子１１側あるいは電源
端子１２側に流れ、過電圧が放散する。その結果、内部
回路１がサージ電圧から保護される。
装置の作用を説明する。外部接続端子であるボンディン
グパッド５に静電気等による正のサージ電圧（高電圧）
が印加されると、保護トランジスタであるＰチャネルＭ
ＯＳＦＥＴ８または９がブレークダウン状態となりソー
ス・ドレイン間に過電流が接地端子１１側あるいは電源
端子１２側に流れ、過電圧が放散する。その結果、内部
回路１がサージ電圧から保護される。
【００２０】ここで、半導体基板上に絶縁膜を介してシ
リコン層を形成するＳＯＩ構造においては、ＭＯＳＦＥ
Ｔの寄生容量を低減できる等の理由により半導体集積回
路装置の高速低消費電力動作が可能になる等の種々の性
能向上が可能となる。ところが、チャネル領域がフロー
ティング状態になるいわゆる完全空乏型のＳＯＩ構造の
ＭＯＳＦＥＴにおいては、ソース・ドレイン間に高電圧
が印加され電流が流れると、ドレイン近傍の高電界領域
におけるインパクトイオン化によって発生したホールが
チャネル領域に蓄積され寄生バイパーラ動作を起こすこ
とが一般に知られている。ここで、半導体集積回路素子
を構成するＭＯＳＦＥＴにおいては、ゲート酸化膜厚が
薄いほど動作速度等種々の電気特性が向上するため、通
常その信頼性が許すかぎり膜厚は薄く設定される。よっ
て、保護回路用素子にＳＯＩ型のＭＯＳＦＥＴを用いた
場合、寄生バイパーラ動作により発生したホットキャリ
アによりＭＯＳＦＥＴのゲート酸化膜が破壊してしま
う。通常、半導体集積回路を構成するＭＯＳＦＥＴと保
護回路を構成するＭＯＳＦＥＴとが同一の製造工程によ
り同時に形成されるので、それぞれのゲート酸化膜の膜
厚も同一となる。
リコン層を形成するＳＯＩ構造においては、ＭＯＳＦＥ
Ｔの寄生容量を低減できる等の理由により半導体集積回
路装置の高速低消費電力動作が可能になる等の種々の性
能向上が可能となる。ところが、チャネル領域がフロー
ティング状態になるいわゆる完全空乏型のＳＯＩ構造の
ＭＯＳＦＥＴにおいては、ソース・ドレイン間に高電圧
が印加され電流が流れると、ドレイン近傍の高電界領域
におけるインパクトイオン化によって発生したホールが
チャネル領域に蓄積され寄生バイパーラ動作を起こすこ
とが一般に知られている。ここで、半導体集積回路素子
を構成するＭＯＳＦＥＴにおいては、ゲート酸化膜厚が
薄いほど動作速度等種々の電気特性が向上するため、通
常その信頼性が許すかぎり膜厚は薄く設定される。よっ
て、保護回路用素子にＳＯＩ型のＭＯＳＦＥＴを用いた
場合、寄生バイパーラ動作により発生したホットキャリ
アによりＭＯＳＦＥＴのゲート酸化膜が破壊してしま
う。通常、半導体集積回路を構成するＭＯＳＦＥＴと保
護回路を構成するＭＯＳＦＥＴとが同一の製造工程によ
り同時に形成されるので、それぞれのゲート酸化膜の膜
厚も同一となる。
【００２１】これに対し、本実施例では保護回路６を構
成するＰチャネルＭＯＳＦＥＴ８，９におけるゲート酸
化膜２２の膜厚は、インバータ２を構成するＭＯＳＦＥ
Ｔ３，４におけるゲート酸化膜１８，２０の膜厚よりも
厚くなっている。よって、保護回路６においては、ゲー
ト酸化膜２２の膜厚が厚く破壊を起こしにくい。さらに
は、ゲート酸化膜２２の膜厚を厚くすることにより、寄
生バイポーラトランジスタ動作そのものも起こしにく
い。その結果、サージ電圧が印加された際のＰチャネル
ＭＯＳＦＥＴ８，９の絶縁破壊が回避される。
成するＰチャネルＭＯＳＦＥＴ８，９におけるゲート酸
化膜２２の膜厚は、インバータ２を構成するＭＯＳＦＥ
Ｔ３，４におけるゲート酸化膜１８，２０の膜厚よりも
厚くなっている。よって、保護回路６においては、ゲー
ト酸化膜２２の膜厚が厚く破壊を起こしにくい。さらに
は、ゲート酸化膜２２の膜厚を厚くすることにより、寄
生バイポーラトランジスタ動作そのものも起こしにく
い。その結果、サージ電圧が印加された際のＰチャネル
ＭＯＳＦＥＴ８，９の絶縁破壊が回避される。
【００２２】尚、保護トランジスタのゲート酸化膜の膜
厚を厚くすると保護トランジスタのしきい値電圧の絶対
値は増加するが、その値は保護すべき内部回路を構成し
ている素子の破壊電圧よりも低い値であれば保護素子と
しての機能を損なうことがない。又、一般に、ゲート酸
化膜が厚くなるとＭＯＳＦＥＴのゲート長の減少に伴う
しきい値電圧の低下等のショートチャネル効果という問
題が顕在化してくるが、保護トランジスタのゲート長を
半導体集積回路装置の動作速度等の諸性能に影響を及ぼ
さない範囲で内部回路を構成するＭＯＳＦＥＴのゲート
長よりも長く設定しておけば、問題にはならない。さら
には、ＭＯＳＦＥＴのブレークダウン電圧はゲート長に
依存するので、所望の電圧において保護トランジスタが
ブレークダウンを起こしてサージ電圧を放散できるよう
に保護トランジスタのゲート長を設定しておく必要があ
る。保護トランジスタがブレークダウンを起こす値に関
しては、ゲート長以外にもＳＯＩ層の膜厚、ゲート酸化
膜、ＭＯＳＦＥＴのドレイン構造等の種々のパラメータ
により変化するので、使用するＭＯＳＦＥＴの特性に応
じて保護トランジスタのゲート長を決定すればよい。例
えば、内部回路に使用するＭＯＳＦＥＴのゲート長が
０．５〜１．０μｍ程度の値であり、５〜１０ボルト程
度以上の過電圧に対して保護が必要な場合、保護トラン
ジスタのゲート長を１〜５μｍ程度の値に設定しておけ
ば上述の電圧においてブレークダウンを起こし保護トラ
ンジスタとして機能させることができる。
厚を厚くすると保護トランジスタのしきい値電圧の絶対
値は増加するが、その値は保護すべき内部回路を構成し
ている素子の破壊電圧よりも低い値であれば保護素子と
しての機能を損なうことがない。又、一般に、ゲート酸
化膜が厚くなるとＭＯＳＦＥＴのゲート長の減少に伴う
しきい値電圧の低下等のショートチャネル効果という問
題が顕在化してくるが、保護トランジスタのゲート長を
半導体集積回路装置の動作速度等の諸性能に影響を及ぼ
さない範囲で内部回路を構成するＭＯＳＦＥＴのゲート
長よりも長く設定しておけば、問題にはならない。さら
には、ＭＯＳＦＥＴのブレークダウン電圧はゲート長に
依存するので、所望の電圧において保護トランジスタが
ブレークダウンを起こしてサージ電圧を放散できるよう
に保護トランジスタのゲート長を設定しておく必要があ
る。保護トランジスタがブレークダウンを起こす値に関
しては、ゲート長以外にもＳＯＩ層の膜厚、ゲート酸化
膜、ＭＯＳＦＥＴのドレイン構造等の種々のパラメータ
により変化するので、使用するＭＯＳＦＥＴの特性に応
じて保護トランジスタのゲート長を決定すればよい。例
えば、内部回路に使用するＭＯＳＦＥＴのゲート長が
０．５〜１．０μｍ程度の値であり、５〜１０ボルト程
度以上の過電圧に対して保護が必要な場合、保護トラン
ジスタのゲート長を１〜５μｍ程度の値に設定しておけ
ば上述の電圧においてブレークダウンを起こし保護トラ
ンジスタとして機能させることができる。
【００２３】又、保護回路における保護トランジスタと
してＰチャネルＭＯＳＦＥＴ８，９を使用しているの
で、保護トランジスタの破壊耐量を向上させることがで
きる。つまり、一般に、ＰチャネルＭＯＳＦＥＴにおい
てはＮチャネルＭＯＳＦＥＴに比べてインパクトイオン
化によるホットキャリアの発生量が少ない。即ち、Ｐチ
ャネルＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴに比べて
寄生バイポーラ動作を起こしにくいことになり、Ｎチャ
ネルＭＯＳＦＥＴにより保護トランジスタを構成した場
合に比べて同一のゲート酸化膜厚であっても寄生バイポ
ーラ動作そのもののが発生しにくくなり、保護トランジ
スタの破壊耐量を向上させることができる。
してＰチャネルＭＯＳＦＥＴ８，９を使用しているの
で、保護トランジスタの破壊耐量を向上させることがで
きる。つまり、一般に、ＰチャネルＭＯＳＦＥＴにおい
てはＮチャネルＭＯＳＦＥＴに比べてインパクトイオン
化によるホットキャリアの発生量が少ない。即ち、Ｐチ
ャネルＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴに比べて
寄生バイポーラ動作を起こしにくいことになり、Ｎチャ
ネルＭＯＳＦＥＴにより保護トランジスタを構成した場
合に比べて同一のゲート酸化膜厚であっても寄生バイポ
ーラ動作そのもののが発生しにくくなり、保護トランジ
スタの破壊耐量を向上させることができる。
【００２４】このように本実施例では、保護回路６を構
成するＭＯＳＦＥＴ８，９のゲート酸化膜２２の膜厚を
内部回路１（半導体集積回路）を構成するＭＯＳＦＥＴ
３，４のゲート酸化膜１８，２０の膜厚よりも厚くした
ので、寄生バイポーラ動作によるＭＯＳＦＥＴの破壊耐
量を向上させることができる。
成するＭＯＳＦＥＴ８，９のゲート酸化膜２２の膜厚を
内部回路１（半導体集積回路）を構成するＭＯＳＦＥＴ
３，４のゲート酸化膜１８，２０の膜厚よりも厚くした
ので、寄生バイポーラ動作によるＭＯＳＦＥＴの破壊耐
量を向上させることができる。
【００２５】又、本実施例では、保護回路における保護
トランジスタとしてＰチャネルＭＯＳＦＥＴ８，９を使
用しているで、ＮチャネルＭＯＳＦＥＴにより保護トラ
ンジスタを構成した場合に比べて同一のゲート酸化膜厚
であっても寄生バイポーラ動作そのもののが発生しにく
くなり、保護トランジスタの破壊耐量を向上させること
ができる。
トランジスタとしてＰチャネルＭＯＳＦＥＴ８，９を使
用しているで、ＮチャネルＭＯＳＦＥＴにより保護トラ
ンジスタを構成した場合に比べて同一のゲート酸化膜厚
であっても寄生バイポーラ動作そのもののが発生しにく
くなり、保護トランジスタの破壊耐量を向上させること
ができる。
【００２６】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例では保護回路６を構成
するＭＯＳＦＥＴ８，９のゲート酸化膜２２の膜厚を、
内部回路１を構成するＭＯＳＦＥＴ３，４のゲート酸化
膜１８，２０の膜厚よりも厚くし、かつ、保護回路６の
ＭＯＳＦＥＴをＰチャネル型としたが、保護回路６を構
成するＭＯＳＦＥＴ８，９のゲート酸化膜の膜厚を、内
部回路１を構成するＭＯＳＦＥＴのゲート酸化膜の膜厚
よりも厚くし、かつ、保護回路６のＭＯＳＦＥＴをＮチ
ャネル型としてもよい。
のではなく、例えば、上記実施例では保護回路６を構成
するＭＯＳＦＥＴ８，９のゲート酸化膜２２の膜厚を、
内部回路１を構成するＭＯＳＦＥＴ３，４のゲート酸化
膜１８，２０の膜厚よりも厚くし、かつ、保護回路６の
ＭＯＳＦＥＴをＰチャネル型としたが、保護回路６を構
成するＭＯＳＦＥＴ８，９のゲート酸化膜の膜厚を、内
部回路１を構成するＭＯＳＦＥＴのゲート酸化膜の膜厚
よりも厚くし、かつ、保護回路６のＭＯＳＦＥＴをＮチ
ャネル型としてもよい。
【００２７】又、保護回路６を構成するＭＯＳＦＥＴの
ゲート酸化膜の膜厚と、内部回路１を構成するＭＯＳＦ
ＥＴのゲート酸化膜の膜厚とを等しくし、かつ、保護回
路６のＭＯＳＦＥＴをＰチャネル型としてもよい。この
場合には、保護回路６を構成するＭＯＳＦＥＴのゲート
酸化膜と内部回路１を構成するＭＯＳＦＥＴのゲート酸
化膜とを同時に形成できるため、通常の半導体製造技術
をそのまま使って保護回路を形成することができる。
ゲート酸化膜の膜厚と、内部回路１を構成するＭＯＳＦ
ＥＴのゲート酸化膜の膜厚とを等しくし、かつ、保護回
路６のＭＯＳＦＥＴをＰチャネル型としてもよい。この
場合には、保護回路６を構成するＭＯＳＦＥＴのゲート
酸化膜と内部回路１を構成するＭＯＳＦＥＴのゲート酸
化膜とを同時に形成できるため、通常の半導体製造技術
をそのまま使って保護回路を形成することができる。
【００２８】又、保護回路１の構成に関してはＭＯＳＦ
ＥＴを保護素子として用いた構成であれば、他の回路構
成においても適用可能である。いずれの保護回路構成に
おいても保護素子として用いるＭＯＳＦＥＴのゲート酸
化膜厚を内部回路に使用されるＭＯＳＦＥＴに使用され
るＭＯＳＦＥＴのゲート酸化膜厚よりも厚くしておけば
よい。
ＥＴを保護素子として用いた構成であれば、他の回路構
成においても適用可能である。いずれの保護回路構成に
おいても保護素子として用いるＭＯＳＦＥＴのゲート酸
化膜厚を内部回路に使用されるＭＯＳＦＥＴに使用され
るＭＯＳＦＥＴのゲート酸化膜厚よりも厚くしておけば
よい。
【００２９】さらに、上記実施例ではボンディングパッ
ド５と接地端子１１との間にＭＯＳＦＥＴ８を設けると
共にボンディングパッド５と電源端子１２との間にＭＯ
ＳＦＥＴ９を設けたが、両方の端子の各々にＭＯＳＦＥ
Ｔを設けることなく、いずれか一方の端子のみにＭＯＳ
ＦＥＴを設けてもよい。
ド５と接地端子１１との間にＭＯＳＦＥＴ８を設けると
共にボンディングパッド５と電源端子１２との間にＭＯ
ＳＦＥＴ９を設けたが、両方の端子の各々にＭＯＳＦＥ
Ｔを設けることなく、いずれか一方の端子のみにＭＯＳ
ＦＥＴを設けてもよい。
【００３０】さらには、本発明はインパクトイオン化現
象による寄生バイポーラ動作によりブレークダウンを行
わせるＭＯＳＦＥＴに限るものではなく、ＰＮ接合によ
るアバランシェブレークダウン、ソース・ドレイン間の
パンチスルー等によりブレークダウンを行わせる保護回
路用ＭＯＳＦＥＴに用いられることは言うまでもない。
象による寄生バイポーラ動作によりブレークダウンを行
わせるＭＯＳＦＥＴに限るものではなく、ＰＮ接合によ
るアバランシェブレークダウン、ソース・ドレイン間の
パンチスルー等によりブレークダウンを行わせる保護回
路用ＭＯＳＦＥＴに用いられることは言うまでもない。
【００３１】
【発明の効果】以上詳述したように請求項１，２，３に
記載の発明によれば、保護回路を構成するＭＯＳＦＥＴ
における寄生バイポーラ動作によるＭＯＳＦＥＴの破壊
耐量を向上させることができる優れた効果を発揮する。
記載の発明によれば、保護回路を構成するＭＯＳＦＥＴ
における寄生バイポーラ動作によるＭＯＳＦＥＴの破壊
耐量を向上させることができる優れた効果を発揮する。
【図１】実施例の半導体集積回路装置の断面図である。
【図２】半導体集積回路装置の電気的構成図である。
【図３】半導体集積回路装置の製造工程を説明するため
の断面図である。
の断面図である。
【図４】半導体集積回路装置の製造工程を説明するため
の断面図である。
の断面図である。
【図５】半導体集積回路装置の製造工程を説明するため
の断面図である。
の断面図である。
１…半導体集積回路としての内部回路、３…第１のＭＯ
ＳＦＥＴを構成するＰチャネルＭＯＳＦＥＴ、４…第１
のＭＯＳＦＥＴを構成するＮチャネルＭＯＳＦＥＴ、５
…外部接続端子としてのボンディングパッド、６…保護
回路、７…保護抵抗、８…第２のＭＯＳＦＥＴを構成す
るＰチャネルＭＯＳＦＥＴ、９…第２のＭＯＳＦＥＴを
構成するＰチャネルＭＯＳＦＥＴ、１０…接続線、１１
…接地端子、１３…半導体基板としての単結晶シリコン
基板、１４…絶縁体層としての埋め込み酸化膜、１５…
半導体層としてのＳＯＩ層、１６…半導体層としてのＳ
ＯＩ層、１７…半導体層としてのＳＯＩ層、１８…ゲー
ト酸化膜、２０…ゲート酸化膜、２２…ゲート酸化膜
ＳＦＥＴを構成するＰチャネルＭＯＳＦＥＴ、４…第１
のＭＯＳＦＥＴを構成するＮチャネルＭＯＳＦＥＴ、５
…外部接続端子としてのボンディングパッド、６…保護
回路、７…保護抵抗、８…第２のＭＯＳＦＥＴを構成す
るＰチャネルＭＯＳＦＥＴ、９…第２のＭＯＳＦＥＴを
構成するＰチャネルＭＯＳＦＥＴ、１０…接続線、１１
…接地端子、１３…半導体基板としての単結晶シリコン
基板、１４…絶縁体層としての埋め込み酸化膜、１５…
半導体層としてのＳＯＩ層、１６…半導体層としてのＳ
ＯＩ層、１７…半導体層としてのＳＯＩ層、１８…ゲー
ト酸化膜、２０…ゲート酸化膜、２２…ゲート酸化膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8236 27/088 29/786 Ｈ０１Ｌ 27/08 ３１１ Ｃ 9056−4Ｍ 29/78 ３１１ Ｋ
Claims (3)
- 【請求項１】 半導体基板上の絶縁体層を介した半導体
層に形成された第１のＭＯＳＦＥＴを含む半導体集積回
路と、 前記半導体集積回路と外部接続端子との間に設けられ、
前記半導体基板上の絶縁体層を介した半導体層に形成さ
れた第２のＭＯＳＦＥＴを含む保護回路とを備えた半導
体集積回路装置において、 前記第２のＭＯＳＦＥＴのゲート酸化膜の膜厚を前記第
１のＭＯＳＦＥＴのゲート酸化膜の膜厚よりも厚くした
ことを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板上の絶縁体層を介した半導体
層に形成された半導体集積回路と、 前記半導体集積回路と外部接続端子との間に設けられ、
前記半導体基板上の絶縁体層を介した半導体層に形成さ
れたＭＯＳＦＥＴを含む保護回路とを備えた半導体集積
回路装置において、 前記保護回路のＭＯＳＦＥＴをＰチャネル型としたこと
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項２に記載の半導体集積回路装置に
おいて、前記保護回路は、保護抵抗と、前記半導体集積
回路への接続線と接地端子間に配置されたＰチャネルＭ
ＯＳＦＥＴとからなり、前記ＰチャネルＭＯＳＦＥＴの
ゲート端子は前記半導体集積回路への接続線と接続され
ていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6164158A JPH0831948A (ja) | 1994-07-15 | 1994-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6164158A JPH0831948A (ja) | 1994-07-15 | 1994-07-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831948A true JPH0831948A (ja) | 1996-02-02 |
Family
ID=15787845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6164158A Pending JPH0831948A (ja) | 1994-07-15 | 1994-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831948A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0852400A2 (en) * | 1997-01-03 | 1998-07-08 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6222710B1 (en) | 1997-09-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006005132A (ja) * | 2004-06-17 | 2006-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置 |
-
1994
- 1994-07-15 JP JP6164158A patent/JPH0831948A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0852400A2 (en) * | 1997-01-03 | 1998-07-08 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| EP0852400A3 (en) * | 1997-01-03 | 2000-08-09 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6222710B1 (en) | 1997-09-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006005132A (ja) * | 2004-06-17 | 2006-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置 |
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