JP3033548B2 - 半導体装置、静電保護素子及び絶縁破壊防止方法 - Google Patents
半導体装置、静電保護素子及び絶縁破壊防止方法Info
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、静電
保護素子及び静電破壊防止方法の技術に関し、特にＭＯ
Ｓトランジスタの静電破壊技術に関する。
保護素子及び静電破壊防止方法の技術に関し、特にＭＯ
Ｓトランジスタの静電破壊技術に関する。
【０００２】
【従来の技術】半導体装置、特に回路をＭＯＳトランジ
スタにより構成している集積回路では信号入出力部への
外部からの静電ノイズによりゲート絶縁破壊を起こしや
すいため、入出力部に静電破壊保護素子を設けることは
必須である。
スタにより構成している集積回路では信号入出力部への
外部からの静電ノイズによりゲート絶縁破壊を起こしや
すいため、入出力部に静電破壊保護素子を設けることは
必須である。
【０００３】図７の平面構造図と、図８の断面構造図
は、特開平２−２３８６６８号公報記載による従来の静
電破壊保護素子である。ドレイン１１に被保護素子とな
る内部回路と入出力パッドが接続される。ゲート電極３
はアルミ配線２０とコンタクトホール２２とｐ＋拡散層
２１によりｐウェル１２へ接続されている。また、ｐウ
ェル１２はｐ＋拡散層９よりグランド電極へ接続され
る。
は、特開平２−２３８６６８号公報記載による従来の静
電破壊保護素子である。ドレイン１１に被保護素子とな
る内部回路と入出力パッドが接続される。ゲート電極３
はアルミ配線２０とコンタクトホール２２とｐ＋拡散層
２１によりｐウェル１２へ接続されている。また、ｐウ
ェル１２はｐ＋拡散層９よりグランド電極へ接続され
る。
【０００４】この静電破壊保護素子の動作を説明する
と、入出力パッドに接続されているドレイン１１へ高電
圧が印加されるとドレイン１１−ウェル１２間の接合で
ブレークダウンが起こり、ドレイン１１からｐウェル１
２へ電流が流れ、内部回路は保護される。ブレークダウ
ン時にｐウェル１２に流れ込む電流でｐウェル１２の電
位が上昇しても、ゲート電極３はｐウェル１２に接続さ
れておりゲート電極３とｐウェル１２はほぼ同電位にな
るため、ゲート電極３とｐウェル１２の電位差によりゲ
ート絶縁膜は破壊されない。
と、入出力パッドに接続されているドレイン１１へ高電
圧が印加されるとドレイン１１−ウェル１２間の接合で
ブレークダウンが起こり、ドレイン１１からｐウェル１
２へ電流が流れ、内部回路は保護される。ブレークダウ
ン時にｐウェル１２に流れ込む電流でｐウェル１２の電
位が上昇しても、ゲート電極３はｐウェル１２に接続さ
れておりゲート電極３とｐウェル１２はほぼ同電位にな
るため、ゲート電極３とｐウェル１２の電位差によりゲ
ート絶縁膜は破壊されない。
【０００５】
【発明が解決しようとする課題】すでに説明したよう
に、従来の実施例では拡散層とウェル間の接合でのブレ
ークダウンを静電保護に用いている。接合のブレークダ
ウン電圧は接合部の不純物濃度によるが、一般に８〜１
０Ｖ程度になる。一方、ＭＯＳトランジスタのゲート酸
化膜は膜厚に依らず約１５ＭＶ／ｃｍ以上の電界で破壊
する。このため、ＭＯＳトランジスタの微細化によりゲ
ート酸化膜を薄膜化すると、接合のブレークダウン電圧
よりもゲート絶縁破壊を起こす電圧が低くなる。
に、従来の実施例では拡散層とウェル間の接合でのブレ
ークダウンを静電保護に用いている。接合のブレークダ
ウン電圧は接合部の不純物濃度によるが、一般に８〜１
０Ｖ程度になる。一方、ＭＯＳトランジスタのゲート酸
化膜は膜厚に依らず約１５ＭＶ／ｃｍ以上の電界で破壊
する。このため、ＭＯＳトランジスタの微細化によりゲ
ート酸化膜を薄膜化すると、接合のブレークダウン電圧
よりもゲート絶縁破壊を起こす電圧が低くなる。
【０００６】たとえば、膜厚４ｎｍのゲート酸化膜では
ゲート酸化膜は６Ｖで絶縁破壊を起こすことになり、こ
れは明らかに接合のブレークダウン電圧８Ｖよりも低い
電圧である。この結果、接合のブレークダウンを保護素
子の動作原理に用いる場合、内部のＭＯＳトランジスタ
を保護することが出来なくなってしまう。
ゲート酸化膜は６Ｖで絶縁破壊を起こすことになり、こ
れは明らかに接合のブレークダウン電圧８Ｖよりも低い
電圧である。この結果、接合のブレークダウンを保護素
子の動作原理に用いる場合、内部のＭＯＳトランジスタ
を保護することが出来なくなってしまう。
【０００７】よって、本発明は、ゲート絶縁破壊を起こ
す電圧より低い電圧で動作する静電保護素子を含む半導
体装置を提供することにより、内部回路のゲート絶縁破
壊を防止することを目的とする。
す電圧より低い電圧で動作する静電保護素子を含む半導
体装置を提供することにより、内部回路のゲート絶縁破
壊を防止することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、ＭＯＳトランジスタを含む集積回路の
信号入出力部への外部からの静電ノイズによりゲート絶
縁破壊を防止するための半導体装置であって、ゲート絶
縁膜を介してウェルコンタクトホール領域内に形成され
たゲート電極によりウエルコンタクトホールのウエルへ
の接触面積を制限してウエルへの接続抵抗を上昇させる
構成とした。その場合、コンタクトホールのウエルへの
接続抵抗を、ゲート絶縁破壊が発生する電圧以下でＭＯ
Ｓトランジスタの寄生バイポーラトランジスタをオン状
態にできる抵抗値に設定するのが好適である。また、本
発明の半導体装置では、一導電型半導体基板内の表層部
に形成され、その半導体基板よりも不純物濃度の高い一
導電型ウェルと、一導電型ウェル内の表層部にチャネル
領域を隔てて形成された反対導電型のソースおよびドレ
インと、一導電型ウェル内の表層部に形成され、ソース
およびドレインとフィールド絶縁膜により隔てられた一
導電型ウェルコンタクト領域と、半導体基板表面に形成
され、ウェルコンタクト領域上の金属配線とウェルコン
タクト領域を接続するコンタクトホールと、半導体基板
表面にゲート絶縁膜を介してチャネル領域上に形成され
たゲート電極と、半導体基板表面にゲート絶縁膜を介し
てウェルコンタクトホール領域内に形成されたゲート電
極とを有し、ドレインが入出力配線に、前記ソース、ゲ
ート電極およびウェルコンタクトが電源配線である接地
電位または電源電位に接続されている構成とした。その
場合、ウエルコンタクトホール領域内に形成されたゲー
ト電極によって、一導電型ウエルへの接触面積を制限す
る構成とすることもできる。また、ウエルコンタクトホ
ール領域内に形成されたゲート電極を、ウエルコンタク
トの両側に配置することで、一導電型ウエルへの接触面
積を制限する構成とすることもできる。また、ウエルコ
ンタクトホール領域内に形成されたゲート電極を、ウエ
ルコンタクトの周囲を囲む形態に配置することで、一導
電型ウエルへの接触面積を制限する構成とすることもで
きる。また、ウエルコンタクトホール領域内に形成され
たゲート電極を、ウエルコンタクトの中心部分に配置す
ることで、一導電型ウエルへの接触面積を制限する構成
とすることもできる。さらに、ウエルコンタクトホール
領域内に形成されたゲート電極を、チャネル領域上に形
成されたゲート電極に接続することで、一導電型ウエル
への接触面積を制限する構成とすることもできる。ま
た、本発明の静電保護素子は、ソース、ゲート及びウエ
ルを電源線の接地電位あるいは電源電位に接続し、ドレ
インを入出力配線に接続したＭＯＳトランジスタを含む
半導体装置の静電保護素子であって、ウエルコンタクト
領域に設けたゲート絶縁膜にてウエルと絶縁されたゲー
ト電極により、ウエルコンタクトホールのウエルへの接
触面積を制限して、ＭＯＳトランジスタの寄生バイポー
ラトランジスタの動作を起こしやすくして静電保護を行
う機能を含む構成とした。一方、本発明の方法では、Ｍ
ＯＳトランジスタを含む集積回路の信号入出力部への外
部からの静電ノイズによりゲート絶縁破壊を防止するた
めの半導体装置の絶縁破壊防止方法であって、ゲート絶
縁膜を介してウェルコンタクトホール領域内に形成され
たゲート電極によりウエルコンタクトホールのウエルへ
の接触面積を制限してウエルへの接続抵抗を上昇させる
ことにより、ゲート絶縁破壊が発生する電圧以下でＭＯ
Ｓトランジスタの寄生バイポーラトランジスタをオン状
態にしてドレインへ印加された過大電圧をグランド電極
あるいは電源電極へ流す方法とした。
め、本発明では、ＭＯＳトランジスタを含む集積回路の
信号入出力部への外部からの静電ノイズによりゲート絶
縁破壊を防止するための半導体装置であって、ゲート絶
縁膜を介してウェルコンタクトホール領域内に形成され
たゲート電極によりウエルコンタクトホールのウエルへ
の接触面積を制限してウエルへの接続抵抗を上昇させる
構成とした。その場合、コンタクトホールのウエルへの
接続抵抗を、ゲート絶縁破壊が発生する電圧以下でＭＯ
Ｓトランジスタの寄生バイポーラトランジスタをオン状
態にできる抵抗値に設定するのが好適である。また、本
発明の半導体装置では、一導電型半導体基板内の表層部
に形成され、その半導体基板よりも不純物濃度の高い一
導電型ウェルと、一導電型ウェル内の表層部にチャネル
領域を隔てて形成された反対導電型のソースおよびドレ
インと、一導電型ウェル内の表層部に形成され、ソース
およびドレインとフィールド絶縁膜により隔てられた一
導電型ウェルコンタクト領域と、半導体基板表面に形成
され、ウェルコンタクト領域上の金属配線とウェルコン
タクト領域を接続するコンタクトホールと、半導体基板
表面にゲート絶縁膜を介してチャネル領域上に形成され
たゲート電極と、半導体基板表面にゲート絶縁膜を介し
てウェルコンタクトホール領域内に形成されたゲート電
極とを有し、ドレインが入出力配線に、前記ソース、ゲ
ート電極およびウェルコンタクトが電源配線である接地
電位または電源電位に接続されている構成とした。その
場合、ウエルコンタクトホール領域内に形成されたゲー
ト電極によって、一導電型ウエルへの接触面積を制限す
る構成とすることもできる。また、ウエルコンタクトホ
ール領域内に形成されたゲート電極を、ウエルコンタク
トの両側に配置することで、一導電型ウエルへの接触面
積を制限する構成とすることもできる。また、ウエルコ
ンタクトホール領域内に形成されたゲート電極を、ウエ
ルコンタクトの周囲を囲む形態に配置することで、一導
電型ウエルへの接触面積を制限する構成とすることもで
きる。また、ウエルコンタクトホール領域内に形成され
たゲート電極を、ウエルコンタクトの中心部分に配置す
ることで、一導電型ウエルへの接触面積を制限する構成
とすることもできる。さらに、ウエルコンタクトホール
領域内に形成されたゲート電極を、チャネル領域上に形
成されたゲート電極に接続することで、一導電型ウエル
への接触面積を制限する構成とすることもできる。ま
た、本発明の静電保護素子は、ソース、ゲート及びウエ
ルを電源線の接地電位あるいは電源電位に接続し、ドレ
インを入出力配線に接続したＭＯＳトランジスタを含む
半導体装置の静電保護素子であって、ウエルコンタクト
領域に設けたゲート絶縁膜にてウエルと絶縁されたゲー
ト電極により、ウエルコンタクトホールのウエルへの接
触面積を制限して、ＭＯＳトランジスタの寄生バイポー
ラトランジスタの動作を起こしやすくして静電保護を行
う機能を含む構成とした。一方、本発明の方法では、Ｍ
ＯＳトランジスタを含む集積回路の信号入出力部への外
部からの静電ノイズによりゲート絶縁破壊を防止するた
めの半導体装置の絶縁破壊防止方法であって、ゲート絶
縁膜を介してウェルコンタクトホール領域内に形成され
たゲート電極によりウエルコンタクトホールのウエルへ
の接触面積を制限してウエルへの接続抵抗を上昇させる
ことにより、ゲート絶縁破壊が発生する電圧以下でＭＯ
Ｓトランジスタの寄生バイポーラトランジスタをオン状
態にしてドレインへ印加された過大電圧をグランド電極
あるいは電源電極へ流す方法とした。
【０００９】（作用）ウェルコンタクトホールのウェル
への接触面積をコンタクトホール領域に設けたゲート電
極により制限しウェルへの接続抵抗を上昇させる。これ
により、ゲート絶縁破壊が発生する電圧以下でＭＯＳト
ランジスタの寄生バイポーラトランジスタをオン状態に
される。その結果、ドレインへ印加された過大電圧をグ
ランド電極あるいは電源電極へ流し、回路を静電破壊か
ら保護する。
への接触面積をコンタクトホール領域に設けたゲート電
極により制限しウェルへの接続抵抗を上昇させる。これ
により、ゲート絶縁破壊が発生する電圧以下でＭＯＳト
ランジスタの寄生バイポーラトランジスタをオン状態に
される。その結果、ドレインへ印加された過大電圧をグ
ランド電極あるいは電源電極へ流し、回路を静電破壊か
ら保護する。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図１の平面図と図１のＡ−Ａ’断面構造図で
ある図２により説明する。図１に示すように、グランド
電極２からｐウェル１２へ接続するウェルコンタクト８
のｐ＋拡散層９への接触面積をコンタクト両脇に設けた
ゲート電極４により制限する。
について、図１の平面図と図１のＡ−Ａ’断面構造図で
ある図２により説明する。図１に示すように、グランド
電極２からｐウェル１２へ接続するウェルコンタクト８
のｐ＋拡散層９への接触面積をコンタクト両脇に設けた
ゲート電極４により制限する。
【００１１】ゲート電極４はゲート電極３のパターニン
グと同じ工程で形成する。ゲート電極３およびソース１
０はグランド電極２に接続し、ドレイン１１を入出力パ
ッド１と被保護素子である内部回路へ接続する。
グと同じ工程で形成する。ゲート電極３およびソース１
０はグランド電極２に接続し、ドレイン１１を入出力パ
ッド１と被保護素子である内部回路へ接続する。
【００１２】ウェルコンタクト８周辺に設けたゲート電
極４はゲート電極３形成時に同時にパターニングするた
め、図２に示すようにゲート電極４はｐウェル１２とゲ
ート酸化膜１３で絶縁されており、ｐ＋拡散層９へは領
域Ｂで接続されるため通常のコンタクトサイズでｐウェ
ル１２へ接続するのに比べ、ｐウェル１２への接続抵抗
は増加する。
極４はゲート電極３形成時に同時にパターニングするた
め、図２に示すようにゲート電極４はｐウェル１２とゲ
ート酸化膜１３で絶縁されており、ｐ＋拡散層９へは領
域Ｂで接続されるため通常のコンタクトサイズでｐウェ
ル１２へ接続するのに比べ、ｐウェル１２への接続抵抗
は増加する。
【００１３】次に、本発明の静電保護動作を説明する。
図３に示すように、保護素子であるＭＯＳトランジスタ
は等価的にドレイン１１がコレクタに、ｐウェル１２が
ベースに、ソース１０がエミッタになった寄生バイポー
ラトランジスタである。
図３に示すように、保護素子であるＭＯＳトランジスタ
は等価的にドレイン１１がコレクタに、ｐウェル１２が
ベースに、ソース１０がエミッタになった寄生バイポー
ラトランジスタである。
【００１４】入出力パッド１につながるドレイン１１へ
高電圧が加わると、ドレイン１１からｐウェル１２へリ
ーク電流が流れる。このとき、ｐウェル１２からグラン
ド電極への接続抵抗は大きいため、ｐウェル１２の電位
が上昇する。
高電圧が加わると、ドレイン１１からｐウェル１２へリ
ーク電流が流れる。このとき、ｐウェル１２からグラン
ド電極への接続抵抗は大きいため、ｐウェル１２の電位
が上昇する。
【００１５】このｐウェル１２の電位の上昇は寄生バイ
ポーラトランジスタのベース電位の上昇することと同じ
であるため、ベース電位がエミッタであるソース１０に
比べ約０．６Ｖ上昇したとき寄生バイポーラトランジス
タがオン状態になり、コレクタであるドレイン１１から
エミッタであるソース１０へ電流が流れ、内部回路に高
電圧が印加されないように保護する。
ポーラトランジスタのベース電位の上昇することと同じ
であるため、ベース電位がエミッタであるソース１０に
比べ約０．６Ｖ上昇したとき寄生バイポーラトランジス
タがオン状態になり、コレクタであるドレイン１１から
エミッタであるソース１０へ電流が流れ、内部回路に高
電圧が印加されないように保護する。
【００１６】従来の構造では、保護素子であるＭＯＳト
ランジスタのソース１０とｐウェル１２のコンタクトは
隣り合っており、ソース１０とｐウェル１２の電位差は
ほとんど発生しない。すなわち寄生バイポーラトランジ
スタは動作させずに、ドレイン１１の接合をブレークダ
ウンさせることにより静電保護を行っている。
ランジスタのソース１０とｐウェル１２のコンタクトは
隣り合っており、ソース１０とｐウェル１２の電位差は
ほとんど発生しない。すなわち寄生バイポーラトランジ
スタは動作させずに、ドレイン１１の接合をブレークダ
ウンさせることにより静電保護を行っている。
【００１７】接合のブレークダウン電圧は接合部の不純
物濃度により一意に決まるため、従来の静電保護素子で
は静電保護素子用に不純物注入などを行わない限り、保
護素子の動作電圧を設定することはできない。一方、本
発明では静電ノイズによるウェル電位の上昇をウェルコ
ンタクト８の接続抵抗により設定できる。
物濃度により一意に決まるため、従来の静電保護素子で
は静電保護素子用に不純物注入などを行わない限り、保
護素子の動作電圧を設定することはできない。一方、本
発明では静電ノイズによるウェル電位の上昇をウェルコ
ンタクト８の接続抵抗により設定できる。
【００１８】前述のようにウェル電位が上昇することに
より寄生バイポーラトランジスタがオンになり静電保護
素子として機能するのであるから、ウェルコンタクト８
の接続抵抗を増加させるゲート電極４により静電保護素
子の動作電圧を設定できる。
より寄生バイポーラトランジスタがオンになり静電保護
素子として機能するのであるから、ウェルコンタクト８
の接続抵抗を増加させるゲート電極４により静電保護素
子の動作電圧を設定できる。
【００１９】また、本発明ではｐ＋拡散層９へのウェル
コンタクト８の接触面積をゲート電極３のパターニング
と同時に形成したゲート電極４により制限することによ
り、ｐウェル１２への接続抵抗を増加している。
コンタクト８の接触面積をゲート電極３のパターニング
と同時に形成したゲート電極４により制限することによ
り、ｐウェル１２への接続抵抗を増加している。
【００２０】同様の効果はコンタクトホールのサイズを
小さくすることによっても得られる。しかし、微細なコ
ンタクトホールはエッチング時のマイクロローディング
効果などで知られているように開口することは困難であ
る。
小さくすることによっても得られる。しかし、微細なコ
ンタクトホールはエッチング時のマイクロローディング
効果などで知られているように開口することは困難であ
る。
【００２１】本発明ではコンタクトホールのサイズは開
口可能なサイズで良く、半導体装置の設計ルールのうち
最も微細であるゲート電極のパターニングを利用して、
ウェルコンタクト８の接触面積を制限している。
口可能なサイズで良く、半導体装置の設計ルールのうち
最も微細であるゲート電極のパターニングを利用して、
ウェルコンタクト８の接触面積を制限している。
【００２２】以上、説明したように本発明によれば、工
程数を増やしたり、製造プロセスを変化させることなく
動作電圧の低い静電保護素子を作成できる。
程数を増やしたり、製造プロセスを変化させることなく
動作電圧の低い静電保護素子を作成できる。
【００２３】次に、本発明の第二の実施の形態を図４に
示す。本実施の形態では、ウェルコンタクト８のｐ＋拡
散層への接触面積を制限するゲート電極４の形状をルー
プ型にすることにより、ｐウェル１２への接続抵抗を上
昇させている。
示す。本実施の形態では、ウェルコンタクト８のｐ＋拡
散層への接触面積を制限するゲート電極４の形状をルー
プ型にすることにより、ｐウェル１２への接続抵抗を上
昇させている。
【００２４】本構造ではコンタクトホールを光リソグラ
フィーによりパターニングする際、コンタクトホールが
ゲート電極４に対しズレて転写されてもゲート電極４の
中央の穴がコンタクトホール内にあれば、同じ接続抵抗
を得ることが出来る。このため、保護素子の動作電圧を
安定させることが出来る。
フィーによりパターニングする際、コンタクトホールが
ゲート電極４に対しズレて転写されてもゲート電極４の
中央の穴がコンタクトホール内にあれば、同じ接続抵抗
を得ることが出来る。このため、保護素子の動作電圧を
安定させることが出来る。
【００２５】次に、本発明の第三の実施の形態を図５に
示す。本実施の形態では、ウェルコンタクト８の中央に
配置したゲート電極４によりｐ＋拡散層への接触面積を
制限している。
示す。本実施の形態では、ウェルコンタクト８の中央に
配置したゲート電極４によりｐ＋拡散層への接触面積を
制限している。
【００２６】本実施例では、第一、第二の実施例に比べ
ｐウェル１２への接続抵抗を上昇させることが出来る。
ｐウェル１２への接続抵抗を上昇させることが出来る。
【００２７】次に、本発明の第四の実施の形態を図６に
示す。本実施の形態では、ウェルへの接触面積を制限す
るゲート電極をＭＯＳトランジスタのゲート電極３に接
続することによりゲートコンタクトが不要になる。
示す。本実施の形態では、ウェルへの接触面積を制限す
るゲート電極をＭＯＳトランジスタのゲート電極３に接
続することによりゲートコンタクトが不要になる。
【００２８】また、ゲート電極３はｐウェル１２へのウ
ェルコンタクト８に接続されており、ゲート電極３の電
位はｐ＋拡散層９とほぼ同一になり、ｐ＋拡散層９の電
位はｐウェル１２の電位とほぼ同一であるため、保護素
子であるＭＯＳトランジスタのゲート酸化膜１３にかか
る電界を緩和してゲート酸化膜１３を絶縁破壊から保護
する役割を果たす。
ェルコンタクト８に接続されており、ゲート電極３の電
位はｐ＋拡散層９とほぼ同一になり、ｐ＋拡散層９の電
位はｐウェル１２の電位とほぼ同一であるため、保護素
子であるＭＯＳトランジスタのゲート酸化膜１３にかか
る電界を緩和してゲート酸化膜１３を絶縁破壊から保護
する役割を果たす。
【００２９】なお、以上の各実施の形態では静電保護素
子としてｎｃｈＭＯＳトランジスタを例にとり説明した
が、ｐｃｈＭＯＳトランジスタでも同様な構造で静電保
護できる。
子としてｎｃｈＭＯＳトランジスタを例にとり説明した
が、ｐｃｈＭＯＳトランジスタでも同様な構造で静電保
護できる。
【００３０】
【発明の効果】以上説明したように本発明によれば、素
子の微細化に対応したゲート絶縁膜の静電破壊を防止す
ることができる静電保護素子、及び静電保護素子を有す
る半導体装置並びに絶縁破壊防止方法の技術を提供する
ことができる。
子の微細化に対応したゲート絶縁膜の静電破壊を防止す
ることができる静電保護素子、及び静電保護素子を有す
る半導体装置並びに絶縁破壊防止方法の技術を提供する
ことができる。
【図１】本発明の第一の実施の形態による半導体装置の
平面図である。
平面図である。
【図２】図１のＡ−Ａ’断面構造図である。
【図３】本発明の第一の実施の形態に係る寄生バイポー
ラトランジスタの等価回路を説明する断面図である。
ラトランジスタの等価回路を説明する断面図である。
【図４】本発明の第二の実施の形態による半導体装置の
平面図である。
平面図である。
【図５】本発明の第三の実施の形態による半導体装置の
平面図である。
平面図である。
【図６】本発明の第四の実施の形態による半導体装置の
平面図である。
平面図である。
【図７】従来の半導体装置の静電保護素子の平面図であ
る。
る。
【図８】従来の半導体装置の静電保護素子の断面構造図
である。
である。
１ 入出力パッド ２ グランド電極 ３ ゲート電極 ４ ウェルコンタクトの接触面積を制限するゲート電極 ５ ドレインコンタクト ６ ゲートコンタクト ７ ソースコンタクト ８ ウェルコンタクト ９ ｐウェルへ接続するためのｐ＋拡散層 １０ ソース １１ ドレイン １２ ｐウェル １３ ゲート酸化膜（絶縁膜） １４ フィールド酸化膜 ２０ ゲート電極をウェルへ接続するためのアルミ配線 ２１ ウェルへ接続するためのｐ＋拡散層 ２２ ゲート電極をウェルへ接続するためのコンタクト
ホール
ホール
Claims (10)
- 【請求項１】 ＭＯＳトランジスタを含む集積回路の信
号入出力部への外部からの静電ノイズによりゲート絶縁
破壊を防止するための半導体装置であって、ゲート絶縁
膜を介してウェルコンタクトホール領域内に形成された
ゲート電極によりウエルコンタクトホールのウエルへの
接触面積を制限してウエルへの接続抵抗を上昇させる構
成としたことを特徴とする半導体装置。 - 【請求項２】 コンタクトホールのウエルへの接続抵抗
が、ゲート絶縁破壊が発生する電圧以下でＭＯＳトラン
ジスタの寄生バイポーラトランジスタをオン状態にでき
る抵抗値に設定されていることを特徴とする、請求項１
記載の半導体装置 - 【請求項３】 一導電型半導体基板内の表層部に形成さ
れ、その半導体基板よりも不純物濃度の高い一導電型ウ
ェルと、 一導電型ウェル内の表層部にチャネル領域を隔てて形成
された反対導電型のソースおよびドレインと、 一導電型ウェル内の表層部に形成され、前記ソースおよ
びドレインとフィールド絶縁膜により隔てられた一導電
型ウェルコンタクト領域と、 前記半導体基板表面に形成され、前記ウェルコンタクト
領域上の金属配線とウェルコンタクト領域を接続するコ
ンタクトホールと、 前記半導体基板表面にゲート絶縁膜を介してチャネル領
域上に形成されたゲート電極と、 前記半導体基板表面にゲート絶縁膜を介してウェルコン
タクトホール領域内に形成されたゲート電極とを有し、 前記ドレインが入出力配線に、前記ソース、ゲート電極
およびウェルコンタクトが電源配線である接地電位また
は電源電位に接続されていることを特徴とする半導体装
置。 - 【請求項４】 前記ウエルコンタクトホール領域内に形
成されたゲート電極によって、前記一導電型ウエルへの
接触面積を制限する構成としたことを特徴とする、請求
項３記載の半導体装置。 - 【請求項５】 前記ウエルコンタクトホール領域内に形
成されたゲート電極を、ウエルコンタクトの両側に配置
することで、前記一導電型ウエルへの接触面積を制限す
る構成としたことを特徴とする、請求項３又は４記載の
半導体装置。 - 【請求項６】 前記ウエルコンタクトホール領域内に形
成されたゲート電極を、ウエルコンタクトの周囲を囲む
形態に配置することで、前記一導電型ウエルへの接触面
積を制限する構成としたことを特徴とする、請求項３又
は４記載の半導体装置。 - 【請求項７】 前記ウエルコンタクトホール領域内に形
成されたゲート電極を、ウエルコンタクトの中心部分に
配置することで、前記一導電型ウエルへの接触面積を制
限する構成としたことを特徴とする、請求項３又は４記
載の半導体装置。 - 【請求項８】 前記ウエルコンタクトホール領域内に形
成されたゲート電極を、前記チャネル領域上に形成され
たゲート電極に接続することで、前記一導電型ウエルへ
の接触面積を制限する構成としたことを特徴とする、請
求項３又は４記載の半導体装置。 - 【請求項９】 ソース、ゲート及びウエルを電源線の接
地電位あるいは電源電位に接続し、ドレインを入出力配
線に接続したＭＯＳトランジスタを含む半導体装置の静
電保護素子であって、ウエルコンタクト領域に設けたゲ
ート絶縁膜にてウエルと絶縁されたゲート電極により、
ウエルコンタクトホールのウエルへの接触面積を制限し
て、ＭＯＳトランジスタの寄生バイポーラトランジスタ
の動作を起こしやすくして静電保護を行う機能を含む静
電保護素子。 - 【請求項１０】 ＭＯＳトランジスタを含む集積回路の
信号入出力部への外部からの静電ノイズによりゲート絶
縁破壊を防止するための半導体装置の絶縁破壊防止方法
であって、ゲート絶縁膜を介してウェルコンタクトホー
ル領域内に形成されたゲート電極によりウエルコンタク
トホールのウエルへの接触面積を制限してウエルへの接
続抵抗を上昇させることにより、ゲート絶縁破壊が発生
する電圧以下でＭＯＳトランジスタの寄生バイポーラト
ランジスタをオン状態にしてドレインへ印加された過大
電圧をグランド電極あるいは電源電極へ流すことを特徴
とする、半導体装置の絶縁破壊防止方法。
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