JP2003017694A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003017694A JP2003017694A JP2002120488A JP2002120488A JP2003017694A JP 2003017694 A JP2003017694 A JP 2003017694A JP 2002120488 A JP2002120488 A JP 2002120488A JP 2002120488 A JP2002120488 A JP 2002120488A JP 2003017694 A JP2003017694 A JP 2003017694A
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Abstract
(57)【要約】
【課題】 パワーＩＣの高電圧が印加される電源端子に
対して、静電破壊対策やノイズ対策用の高耐圧の保護ダ
イオードを特別な製造工程を追加することなく設けるこ
と。 【解決手段】 Ｐ型の半導体基板１１内に、電源端子に
電気的に接続されるＮ型のウェル１２を形成し、このウ
ェル１２内にＮ型のチャネルストッパー領域１３を形成
するとともに、ウェル１２の外側にＰ型の基板ピックア
ップ領域１４を形成する。この基板ピックアップ領域１
４とチャネルストッパー領域１３との間隔を、ウェル１
２と基板１１とにより構成される寄生ダイオード３の耐
圧が定格電圧以上で、かつウェル１２内に作製した高耐
圧ＰＭＯＳＦＥＴの耐圧以下となるような間隔に設定
し、寄生ダイオード３の耐圧を定格電圧以上で、かつウ
ェル１２内に作製した高耐圧ＰＭＯＳＦＥＴの耐圧以下
とする。
対して、静電破壊対策やノイズ対策用の高耐圧の保護ダ
イオードを特別な製造工程を追加することなく設けるこ
と。 【解決手段】 Ｐ型の半導体基板１１内に、電源端子に
電気的に接続されるＮ型のウェル１２を形成し、このウ
ェル１２内にＮ型のチャネルストッパー領域１３を形成
するとともに、ウェル１２の外側にＰ型の基板ピックア
ップ領域１４を形成する。この基板ピックアップ領域１
４とチャネルストッパー領域１３との間隔を、ウェル１
２と基板１１とにより構成される寄生ダイオード３の耐
圧が定格電圧以上で、かつウェル１２内に作製した高耐
圧ＰＭＯＳＦＥＴの耐圧以下となるような間隔に設定
し、寄生ダイオード３の耐圧を定格電圧以上で、かつウ
ェル１２内に作製した高耐圧ＰＭＯＳＦＥＴの耐圧以下
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧素子を有す
る半導体装置に関する。
る半導体装置に関する。
【０００２】
【従来の技術】一般に、ＩＣの電源端子には低インピー
ダンスが要求される。そのため、ＩＣの電源端子に、静
電破壊対策やノイズ対策用の保護抵抗を挿入することが
できない。そこで、従来より、静電破壊対策やノイズ対
策として、基板に電荷を逃がすための保護ダイオードな
どが設けられている。この構成はパワーＩＣにおいても
同様である。
ダンスが要求される。そのため、ＩＣの電源端子に、静
電破壊対策やノイズ対策用の保護抵抗を挿入することが
できない。そこで、従来より、静電破壊対策やノイズ対
策として、基板に電荷を逃がすための保護ダイオードな
どが設けられている。この構成はパワーＩＣにおいても
同様である。
【０００３】
【発明が解決しようとする課題】しかしながら、パワー
ＩＣでは電源端子に高電圧が印加されるため、保護ダイ
オードとして特別に高耐圧ダイオードを作製しなければ
ならないという問題点がある。
ＩＣでは電源端子に高電圧が印加されるため、保護ダイ
オードとして特別に高耐圧ダイオードを作製しなければ
ならないという問題点がある。
【０００４】本発明は、上記問題点を解決するためにな
されたものであって、パワーＩＣの高電圧が印加される
電源端子に対して、静電破壊対策やノイズ対策用の高耐
圧の保護ダイオードを特別な製造工程を追加することな
く設けることができる構成の半導体装置を提供すること
を目的とする。
されたものであって、パワーＩＣの高電圧が印加される
電源端子に対して、静電破壊対策やノイズ対策用の高耐
圧の保護ダイオードを特別な製造工程を追加することな
く設けることができる構成の半導体装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置においては、第１導電型
の半導体基板内に、電源端子に電気的に接続される第２
導電型のウェルを形成し、このウェル内に第２導電型の
チャネルストッパー領域を形成するとともに、ウェルの
外側に第１導電型の基板ピックアップ領域を形成する。
そして、この基板ピックアップ領域とチャネルストッパ
ー領域との間隔を、ウェルと基板とにより構成される寄
生ダイオードの耐圧が定格電圧以上で、かつウェル内に
作製した高耐圧素子の耐圧以下となるような間隔に設定
する。
め、本発明にかかる半導体装置においては、第１導電型
の半導体基板内に、電源端子に電気的に接続される第２
導電型のウェルを形成し、このウェル内に第２導電型の
チャネルストッパー領域を形成するとともに、ウェルの
外側に第１導電型の基板ピックアップ領域を形成する。
そして、この基板ピックアップ領域とチャネルストッパ
ー領域との間隔を、ウェルと基板とにより構成される寄
生ダイオードの耐圧が定格電圧以上で、かつウェル内に
作製した高耐圧素子の耐圧以下となるような間隔に設定
する。
【０００６】この発明によれば、ウェル内に形成された
チャネルストッパー領域と、ウェルの外側に形成された
基板ピックアップ領域とが、ウェルと基板とにより構成
される寄生ダイオードの耐圧が定格電圧以上で、かつウ
ェル内に作製した高耐圧素子の耐圧以下となるような間
隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧
が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。
チャネルストッパー領域と、ウェルの外側に形成された
基板ピックアップ領域とが、ウェルと基板とにより構成
される寄生ダイオードの耐圧が定格電圧以上で、かつウ
ェル内に作製した高耐圧素子の耐圧以下となるような間
隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧
が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。
【０００７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。なお、以下の各
実施の形態においては、第１導電型をＰ型とし、第２導
電型をＮ型として説明するが、本発明は、第１導電型が
Ｎ型で、第２導電型がＰ型の場合にも適用可能である。
いて図面を参照しつつ詳細に説明する。なお、以下の各
実施の形態においては、第１導電型をＰ型とし、第２導
電型をＮ型として説明するが、本発明は、第１導電型が
Ｎ型で、第２導電型がＰ型の場合にも適用可能である。
【０００８】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体装置の要部を示す平面図であり、図
２は図１のＡ−Ａにおける縦断面図である。なお、図１
および図２においてゲート電極を二点鎖線で示し、ま
た、絶縁膜、コンタクト部およびその他の電極等につい
ては、図１では省略し、図２では二点鎖線で示す。ま
た、図３は、本発明の実施の形態１にかかる半導体装置
の構成を示す回路図である。
態１にかかる半導体装置の要部を示す平面図であり、図
２は図１のＡ−Ａにおける縦断面図である。なお、図１
および図２においてゲート電極を二点鎖線で示し、ま
た、絶縁膜、コンタクト部およびその他の電極等につい
ては、図１では省略し、図２では二点鎖線で示す。ま
た、図３は、本発明の実施の形態１にかかる半導体装置
の構成を示す回路図である。
【０００９】Ｐ型半導体よりなる基板１１の主面側にＮ
型のウェル１２が形成されている。このウェル１２内
の、ウェル１２の周囲には、ウェル１２よりも不純物濃
度が高いＮ型のチャネルストッパー領域１３が形成され
ている。ウェル１２の外側で、基板１１の表面には、基
板１１よりも不純物濃度が高いＰ型の基板ピックアップ
領域１４がチャネルストッパー領域１３と対向するよう
に形成されている。
型のウェル１２が形成されている。このウェル１２内
の、ウェル１２の周囲には、ウェル１２よりも不純物濃
度が高いＮ型のチャネルストッパー領域１３が形成され
ている。ウェル１２の外側で、基板１１の表面には、基
板１１よりも不純物濃度が高いＰ型の基板ピックアップ
領域１４がチャネルストッパー領域１３と対向するよう
に形成されている。
【００１０】チャネルストッパー領域１３の内側には、
Ｐ型のオフセットドレイン領域１５が形成されている。
このオフセットドレイン領域１５内にはＰ型のドレイン
領域１６が形成されている。また、チャネルストッパー
領域１３の内側には、オフセットドレイン領域１５から
少し離れてＰ型のソース領域１７が形成されている。オ
フセットドレイン領域１５とソース領域１７との間の表
面上にはゲート絶縁膜１８が形成され、さらにその上に
ゲート電極１９が形成される。また、オフセットドレイ
ン領域１５の表面上には電界緩和用の厚い酸化膜、すな
わちＬＯＣＯＳ酸化膜２０が形成される。
Ｐ型のオフセットドレイン領域１５が形成されている。
このオフセットドレイン領域１５内にはＰ型のドレイン
領域１６が形成されている。また、チャネルストッパー
領域１３の内側には、オフセットドレイン領域１５から
少し離れてＰ型のソース領域１７が形成されている。オ
フセットドレイン領域１５とソース領域１７との間の表
面上にはゲート絶縁膜１８が形成され、さらにその上に
ゲート電極１９が形成される。また、オフセットドレイ
ン領域１５の表面上には電界緩和用の厚い酸化膜、すな
わちＬＯＣＯＳ酸化膜２０が形成される。
【００１１】チャネルストッパー領域１３および基板ピ
ックアップ領域１４には、それぞれ層間絶縁膜２１を貫
通するコンタクト部を介して第１の金属電極２２および
第２の金属電極２３が電気的に接続する。第１の金属電
極２２はソース電極を兼ねており、ソース領域１７に電
気的に接続する。また、ドレイン領域１６には、ＬＯＣ
ＯＳ酸化膜２０および層間絶縁膜２１を貫通するコンタ
クト部を介してドレイン電極２４が電気的に接続する。
ックアップ領域１４には、それぞれ層間絶縁膜２１を貫
通するコンタクト部を介して第１の金属電極２２および
第２の金属電極２３が電気的に接続する。第１の金属電
極２２はソース電極を兼ねており、ソース領域１７に電
気的に接続する。また、ドレイン領域１６には、ＬＯＣ
ＯＳ酸化膜２０および層間絶縁膜２１を貫通するコンタ
クト部を介してドレイン電極２４が電気的に接続する。
【００１２】以上のように構成された高耐圧ＰＭＯＳＦ
ＥＴ１では、図３に示すように、ソース端子となるソー
ス電極、すなわち第１の金属電極２２が電源ライン２を
介して図示しない電源端子に電気的に接続される。した
がって、ウェル１２は電源ライン２を介して図示しない
電源端子に電気的に接続される。第２の金属電極２３は
接地されるため、ウェル１２と基板１１との間には、基
板１１をアノードとし、ウェル１２をカソードとする寄
生ダイオード３が生じることになる。ドレイン端子とな
るドレイン電極２４は負荷４に接続されるとともに図示
しない内部回路に適宜接続される。ゲート端子となるゲ
ート電極１９は図示しない電源制御回路等に適宜接続さ
れる。
ＥＴ１では、図３に示すように、ソース端子となるソー
ス電極、すなわち第１の金属電極２２が電源ライン２を
介して図示しない電源端子に電気的に接続される。した
がって、ウェル１２は電源ライン２を介して図示しない
電源端子に電気的に接続される。第２の金属電極２３は
接地されるため、ウェル１２と基板１１との間には、基
板１１をアノードとし、ウェル１２をカソードとする寄
生ダイオード３が生じることになる。ドレイン端子とな
るドレイン電極２４は負荷４に接続されるとともに図示
しない内部回路に適宜接続される。ゲート端子となるゲ
ート電極１９は図示しない電源制御回路等に適宜接続さ
れる。
【００１３】ここで、基板ピックアップ領域１４とチャ
ネルストッパー領域１３との間隔は、寄生ダイオード３
の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１
の耐圧以下となるように設定される。一例として、高耐
圧ＰＭＯＳＦＥＴ１の耐圧が７０Ｖの場合には、マスク
上の寸法で基板ピックアップ領域１４とウェル１２との
間隔を６μｍとし、かつチャネルストッパー領域１３
の、ウェル１２の端（ウェル端）からのアンダーサイズ
を２μｍに縮小するのがよい。このようにすると、ウェ
ル１２と基板１１との間の耐圧が、高耐圧ＰＭＯＳＦＥ
Ｔ１の耐圧（７０Ｖ）よりも低い６０Ｖとなる。したが
って、静電気やノイズなどの正のバイアスが電源端子に
印加されると、ウェル１２と基板１１との間でブレーク
ダウンが発生して電荷が吸収される。なお、このときの
寄生ダイオード３の耐圧が定格電圧以上であるのはいう
までもない。
ネルストッパー領域１３との間隔は、寄生ダイオード３
の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥＴ１
の耐圧以下となるように設定される。一例として、高耐
圧ＰＭＯＳＦＥＴ１の耐圧が７０Ｖの場合には、マスク
上の寸法で基板ピックアップ領域１４とウェル１２との
間隔を６μｍとし、かつチャネルストッパー領域１３
の、ウェル１２の端（ウェル端）からのアンダーサイズ
を２μｍに縮小するのがよい。このようにすると、ウェ
ル１２と基板１１との間の耐圧が、高耐圧ＰＭＯＳＦＥ
Ｔ１の耐圧（７０Ｖ）よりも低い６０Ｖとなる。したが
って、静電気やノイズなどの正のバイアスが電源端子に
印加されると、ウェル１２と基板１１との間でブレーク
ダウンが発生して電荷が吸収される。なお、このときの
寄生ダイオード３の耐圧が定格電圧以上であるのはいう
までもない。
【００１４】また、たとえば電源電圧の定格が３０Ｖの
場合には、マスク上の寸法で基板ピックアップ領域１４
とウェル１２との間隔を２μｍとし、かつチャネルスト
ッパー領域１３の、ウェル１２の端（ウェル端）からの
アンダーサイズを０μｍとしてもよい。このようにすれ
ば、ウェル１２と基板１１との間の耐圧を３５Ｖに設定
することができる。この値は、電源電圧３０Ｖをばらつ
きを考慮して保証することができる最小値に相当する。
場合には、マスク上の寸法で基板ピックアップ領域１４
とウェル１２との間隔を２μｍとし、かつチャネルスト
ッパー領域１３の、ウェル１２の端（ウェル端）からの
アンダーサイズを０μｍとしてもよい。このようにすれ
ば、ウェル１２と基板１１との間の耐圧を３５Ｖに設定
することができる。この値は、電源電圧３０Ｖをばらつ
きを考慮して保証することができる最小値に相当する。
【００１５】このように、基板表面にブレークダウンポ
イントを形成することによって、基板ピックアップ領域
１４とウェル１２との距離、基板ピックアップ領域１４
とチャネルストッパー領域１３との距離、ウェル１２と
チャネルストッパー領域１３との距離に応じて高耐圧Ｐ
ＭＯＳＦＥＴ１の周辺耐圧を変えることができるので、
電源定格電圧に応じて高耐圧ＰＭＯＳＦＥＴ１の周辺耐
圧を最適化することが可能となる。図４は、チャネルス
トッパー領域１３と基板ピックアップ領域１４との間の
等電位線を表す図であり、図５は、図４に示す半導体装
置ｎ+のチャネルストッパー領域−Ｐ+基板ピックアップ
領域間距離と耐圧との関係を示す特性図である。
イントを形成することによって、基板ピックアップ領域
１４とウェル１２との距離、基板ピックアップ領域１４
とチャネルストッパー領域１３との距離、ウェル１２と
チャネルストッパー領域１３との距離に応じて高耐圧Ｐ
ＭＯＳＦＥＴ１の周辺耐圧を変えることができるので、
電源定格電圧に応じて高耐圧ＰＭＯＳＦＥＴ１の周辺耐
圧を最適化することが可能となる。図４は、チャネルス
トッパー領域１３と基板ピックアップ領域１４との間の
等電位線を表す図であり、図５は、図４に示す半導体装
置ｎ+のチャネルストッパー領域−Ｐ+基板ピックアップ
領域間距離と耐圧との関係を示す特性図である。
【００１６】上述した実施の形態１によれば、チャネル
ストッパー領域１３と基板ピックアップ領域１４とが、
ウェル１２と基板１１とにより構成される寄生ダイオー
ド３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥ
Ｔ１の耐圧以下となるような間隔で離れるので、その寄
生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧Ｐ
ＭＯＳＦＥＴ１の耐圧以下となる。したがって、静電気
やノイズなどが電源端子に印加されると、ウェル１２と
基板１１との間でブレークダウンが発生し、それによっ
て電荷が吸収されるので、内部高耐圧ＰＭＯＳＦＥＴや
高耐圧ＰＭＯＳＦＥＴに接続されている他の素子、ある
いは他の電源端子に接続されている素子などの破壊を防
止することができる。
ストッパー領域１３と基板ピックアップ領域１４とが、
ウェル１２と基板１１とにより構成される寄生ダイオー
ド３の耐圧が定格電圧以上で、かつ高耐圧ＰＭＯＳＦＥ
Ｔ１の耐圧以下となるような間隔で離れるので、その寄
生ダイオード３の耐圧が定格電圧以上で、かつ高耐圧Ｐ
ＭＯＳＦＥＴ１の耐圧以下となる。したがって、静電気
やノイズなどが電源端子に印加されると、ウェル１２と
基板１１との間でブレークダウンが発生し、それによっ
て電荷が吸収されるので、内部高耐圧ＰＭＯＳＦＥＴや
高耐圧ＰＭＯＳＦＥＴに接続されている他の素子、ある
いは他の電源端子に接続されている素子などの破壊を防
止することができる。
【００１７】また、上述した実施の形態１によれば、ブ
レークダウンを起こすためのダイオードとして寄生ダイ
オード３を利用している。そのため、特別な製造プロセ
スを追加したり、特別なダイオードを追加したりせずに
済む。
レークダウンを起こすためのダイオードとして寄生ダイ
オード３を利用している。そのため、特別な製造プロセ
スを追加したり、特別なダイオードを追加したりせずに
済む。
【００１８】また、上述した実施の形態１によれば、高
耐圧ＰＭＯＳＦＥＴ１の周囲の耐圧、すなわちウェル１
２と基板１１とにより構成される寄生ダイオード３の耐
圧は、従来、高耐圧ＰＭＯＳＦＥＴ１の耐圧よりも高い
のが一般的であるが、この寄生ダイオード３の耐圧を高
耐圧ＰＭＯＳＦＥＴ１の耐圧よりも低くするため、チャ
ネルストッパー領域１３と基板ピックアップ領域１４と
の間隔が従来よりも小さくなる。したがって、高耐圧Ｐ
ＭＯＳＦＥＴ１のサイズが小さくなり、この高耐圧ＰＭ
ＯＳＦＥＴ１を搭載したチップのサイズも縮小される。
耐圧ＰＭＯＳＦＥＴ１の周囲の耐圧、すなわちウェル１
２と基板１１とにより構成される寄生ダイオード３の耐
圧は、従来、高耐圧ＰＭＯＳＦＥＴ１の耐圧よりも高い
のが一般的であるが、この寄生ダイオード３の耐圧を高
耐圧ＰＭＯＳＦＥＴ１の耐圧よりも低くするため、チャ
ネルストッパー領域１３と基板ピックアップ領域１４と
の間隔が従来よりも小さくなる。したがって、高耐圧Ｐ
ＭＯＳＦＥＴ１のサイズが小さくなり、この高耐圧ＰＭ
ＯＳＦＥＴ１を搭載したチップのサイズも縮小される。
【００１９】なお、図６に示すように、ウェル１２内に
作製される高耐圧素子は、図２に示す高耐圧ＰＭＯＳＦ
ＥＴ１の構成に、ソース領域１７を囲むようにＮ型のベ
ース領域２５を設けた高耐圧ＰＤＭＯＳ構造となってい
てもよい。
作製される高耐圧素子は、図２に示す高耐圧ＰＭＯＳＦ
ＥＴ１の構成に、ソース領域１７を囲むようにＮ型のベ
ース領域２５を設けた高耐圧ＰＤＭＯＳ構造となってい
てもよい。
【００２０】実施の形態２．図７は、本発明の実施の形
態２にかかる半導体装置の要部を示す縦断面図であり、
同図においては絶縁膜、コンタクト部および電極等を二
点鎖線で示す。また、図８は、本発明の実施の形態２に
かかる半導体装置の構成を示す回路図である。
態２にかかる半導体装置の要部を示す縦断面図であり、
同図においては絶縁膜、コンタクト部および電極等を二
点鎖線で示す。また、図８は、本発明の実施の形態２に
かかる半導体装置の構成を示す回路図である。
【００２１】Ｐ型半導体よりなる基板５１の主面側にコ
レクタ領域となるＮ型のウェル５２が形成されている。
このウェル５２内の、ウェル５２の周囲には、ウェル５
２よりも不純物濃度が高く、コレクタピックアップ領域
を兼ねるＮ型のチャネルストッパー領域５３が形成され
ている。ウェル５２の外側で、基板５１の表面には、基
板５１よりも不純物濃度が高いＰ型の基板ピックアップ
領域５４がチャネルストッパー領域５３と対向するよう
に形成されている。
レクタ領域となるＮ型のウェル５２が形成されている。
このウェル５２内の、ウェル５２の周囲には、ウェル５
２よりも不純物濃度が高く、コレクタピックアップ領域
を兼ねるＮ型のチャネルストッパー領域５３が形成され
ている。ウェル５２の外側で、基板５１の表面には、基
板５１よりも不純物濃度が高いＰ型の基板ピックアップ
領域５４がチャネルストッパー領域５３と対向するよう
に形成されている。
【００２２】チャネルストッパー領域５３の内側には、
Ｐ型のベース領域５５が形成されている。このベース領
域５５内にはＮ型のエミッタ領域５６が形成されてい
る。また、ベース領域５５内には、エミッタ領域５６か
ら離れてＰ型のベースピックアップ領域５７が形成され
ている。ベース領域５５の表面上には電界緩和用の厚い
酸化膜、すなわちＬＯＣＯＳ酸化膜６０が形成される。
Ｐ型のベース領域５５が形成されている。このベース領
域５５内にはＮ型のエミッタ領域５６が形成されてい
る。また、ベース領域５５内には、エミッタ領域５６か
ら離れてＰ型のベースピックアップ領域５７が形成され
ている。ベース領域５５の表面上には電界緩和用の厚い
酸化膜、すなわちＬＯＣＯＳ酸化膜６０が形成される。
【００２３】チャネルストッパー領域５３および基板ピ
ックアップ領域５４には、それぞれ層間絶縁膜６１を貫
通するコンタクト部を介して第１の金属電極６２および
第２の金属電極６３が電気的に接続する。第１の金属電
極６２はコレクタ電極を兼ねる。また、エミッタ領域５
６およびベースピックアップ領域５７には、それぞれＬ
ＯＣＯＳ酸化膜６０および層間絶縁膜６１を貫通するコ
ンタクト部を介してエミッタ電極６４およびベース電極
６５が電気的に接続する。
ックアップ領域５４には、それぞれ層間絶縁膜６１を貫
通するコンタクト部を介して第１の金属電極６２および
第２の金属電極６３が電気的に接続する。第１の金属電
極６２はコレクタ電極を兼ねる。また、エミッタ領域５
６およびベースピックアップ領域５７には、それぞれＬ
ＯＣＯＳ酸化膜６０および層間絶縁膜６１を貫通するコ
ンタクト部を介してエミッタ電極６４およびベース電極
６５が電気的に接続する。
【００２４】以上のように構成された高耐圧ＮＰＮトラ
ンジスタ５では、図８に示すように、コレクタ端子とな
るコレクタ電極、すなわち第１の金属電極６２が電源ラ
イン２を介して図示しない電源端子に電気的に接続され
る。したがって、ウェル５２は電源ライン２を介して図
示しない電源端子に電気的に接続される。第２の金属電
極６３は接地されるため、ウェル５２と基板５１との間
には、基板５１をアノードとし、ウェル５２をカソード
とする寄生ダイオード７が生じることになる。エミッタ
端子となるエミッタ電極６４は負荷４に接続されるとと
もに図示しない内部回路に適宜接続される。ベース端子
となるベース電極６５は図示しない電源制御回路等に適
宜接続される。
ンジスタ５では、図８に示すように、コレクタ端子とな
るコレクタ電極、すなわち第１の金属電極６２が電源ラ
イン２を介して図示しない電源端子に電気的に接続され
る。したがって、ウェル５２は電源ライン２を介して図
示しない電源端子に電気的に接続される。第２の金属電
極６３は接地されるため、ウェル５２と基板５１との間
には、基板５１をアノードとし、ウェル５２をカソード
とする寄生ダイオード７が生じることになる。エミッタ
端子となるエミッタ電極６４は負荷４に接続されるとと
もに図示しない内部回路に適宜接続される。ベース端子
となるベース電極６５は図示しない電源制御回路等に適
宜接続される。
【００２５】ここで、基板ピックアップ領域５４とチャ
ネルストッパー領域５３との間隔は、寄生ダイオード７
の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジス
タ５の耐圧以下となるように設定される。一例として、
高耐圧ＮＰＮトランジスタ５のエミッタ−コレクタ間耐
圧が３０Ｖの場合に、マスク上の寸法で基板ピックアッ
プ領域５４とウェル５２との間隔を２μｍとし、かつチ
ャネルストッパー領域５３の、ウェル５２の端（ウェル
端）からのアンダーサイズを０μｍとすると、ウェル５
２と基板５１との間の耐圧が、高耐圧ＮＰＮトランジス
タ５の耐圧（３０Ｖ）よりも低い２５Ｖとなる。したが
って、静電気やノイズなどの正のバイアスが電源端子に
印加されると、ウェル５２と基板５１との間でブレーク
ダウンが発生して電荷が吸収される。なお、このときの
寄生ダイオード７の耐圧が定格電圧以上であるのはいう
までもない。
ネルストッパー領域５３との間隔は、寄生ダイオード７
の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトランジス
タ５の耐圧以下となるように設定される。一例として、
高耐圧ＮＰＮトランジスタ５のエミッタ−コレクタ間耐
圧が３０Ｖの場合に、マスク上の寸法で基板ピックアッ
プ領域５４とウェル５２との間隔を２μｍとし、かつチ
ャネルストッパー領域５３の、ウェル５２の端（ウェル
端）からのアンダーサイズを０μｍとすると、ウェル５
２と基板５１との間の耐圧が、高耐圧ＮＰＮトランジス
タ５の耐圧（３０Ｖ）よりも低い２５Ｖとなる。したが
って、静電気やノイズなどの正のバイアスが電源端子に
印加されると、ウェル５２と基板５１との間でブレーク
ダウンが発生して電荷が吸収される。なお、このときの
寄生ダイオード７の耐圧が定格電圧以上であるのはいう
までもない。
【００２６】上述した実施の形態２によれば、チャネル
ストッパー領域５３と基板ピックアップ領域５４とが、
ウェル５２と基板５１とにより構成される寄生ダイオー
ド７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトラン
ジスタ５の耐圧以下となるような間隔で離れるので、そ
の寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐
圧ＮＰＮトランジスタ５の耐圧以下となる。したがっ
て、静電気やノイズなどが電源端子に印加されると、ウ
ェル５２と基板５１との間でブレークダウンが発生し、
それによって電荷が吸収されるので、内部高耐圧ＮＰＮ
トランジスタや高耐圧ＮＰＮトランジスタに接続されて
いる他の素子、あるいは他の電源端子に接続されている
素子などの破壊を防止することができる。
ストッパー領域５３と基板ピックアップ領域５４とが、
ウェル５２と基板５１とにより構成される寄生ダイオー
ド７の耐圧が定格電圧以上で、かつ高耐圧ＮＰＮトラン
ジスタ５の耐圧以下となるような間隔で離れるので、そ
の寄生ダイオード７の耐圧が定格電圧以上で、かつ高耐
圧ＮＰＮトランジスタ５の耐圧以下となる。したがっ
て、静電気やノイズなどが電源端子に印加されると、ウ
ェル５２と基板５１との間でブレークダウンが発生し、
それによって電荷が吸収されるので、内部高耐圧ＮＰＮ
トランジスタや高耐圧ＮＰＮトランジスタに接続されて
いる他の素子、あるいは他の電源端子に接続されている
素子などの破壊を防止することができる。
【００２７】また、上述した実施の形態２によれば、ブ
レークダウンを起こすためのダイオードとして寄生ダイ
オード７を利用している。そのため、特別な製造プロセ
スを追加したり、特別なダイオードを追加したりせずに
済む。
レークダウンを起こすためのダイオードとして寄生ダイ
オード７を利用している。そのため、特別な製造プロセ
スを追加したり、特別なダイオードを追加したりせずに
済む。
【００２８】また、上述した実施の形態２によれば、高
耐圧ＮＰＮトランジスタ５の周囲の耐圧、すなわちウェ
ル５２と基板５１とにより構成される寄生ダイオード７
の耐圧は、従来、高耐圧ＮＰＮトランジスタ５の耐圧よ
りも高いのが一般的であるが、この寄生ダイオード７の
耐圧を高耐圧ＮＰＮトランジスタ５の耐圧よりも低くす
るため、チャネルストッパー領域５３と基板ピックアッ
プ領域５４との間隔が従来よりも小さくなる。したがっ
て、高耐圧ＮＰＮトランジスタ５のサイズが小さくな
り、この高耐圧ＮＰＮトランジスタ５を搭載したチップ
のサイズも縮小される。
耐圧ＮＰＮトランジスタ５の周囲の耐圧、すなわちウェ
ル５２と基板５１とにより構成される寄生ダイオード７
の耐圧は、従来、高耐圧ＮＰＮトランジスタ５の耐圧よ
りも高いのが一般的であるが、この寄生ダイオード７の
耐圧を高耐圧ＮＰＮトランジスタ５の耐圧よりも低くす
るため、チャネルストッパー領域５３と基板ピックアッ
プ領域５４との間隔が従来よりも小さくなる。したがっ
て、高耐圧ＮＰＮトランジスタ５のサイズが小さくな
り、この高耐圧ＮＰＮトランジスタ５を搭載したチップ
のサイズも縮小される。
【００２９】以上において本発明は、上述した各実施の
形態に限らず、種々設計変更可能であり、たとえば実施
の形態１および実施の形態２において、耐圧や寸法等の
数値は一例であり、本発明はこれらの数値に制限される
ものではない。
形態に限らず、種々設計変更可能であり、たとえば実施
の形態１および実施の形態２において、耐圧や寸法等の
数値は一例であり、本発明はこれらの数値に制限される
ものではない。
【００３０】
【発明の効果】本発明によれば、ウェル内に形成された
チャネルストッパー領域と、ウェルの外側に形成された
基板ピックアップ領域とが、ウェルと基板とにより構成
される寄生ダイオードの耐圧が定格電圧以上で、かつウ
ェル内に作製した高耐圧素子の耐圧以下となるような間
隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧
が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。
それによって、静電気やノイズの発生時に高耐圧素子の
周囲の寄生ダイオードがブレークダウンして電荷を吸収
するので、高耐圧素子を保護することができる。したが
って、特別な製造工程を追加することなく、さらには、
特別な高耐圧のダイオードを追加することなく、高電圧
が印加される電源端子の静電耐量およびノイズ耐量が向
上してなる半導体装置が得られる。
チャネルストッパー領域と、ウェルの外側に形成された
基板ピックアップ領域とが、ウェルと基板とにより構成
される寄生ダイオードの耐圧が定格電圧以上で、かつウ
ェル内に作製した高耐圧素子の耐圧以下となるような間
隔で離れ、ウェルと基板との間の寄生ダイオードの耐圧
が定格電圧以上で、かつ高耐圧素子の耐圧以下となる。
それによって、静電気やノイズの発生時に高耐圧素子の
周囲の寄生ダイオードがブレークダウンして電荷を吸収
するので、高耐圧素子を保護することができる。したが
って、特別な製造工程を追加することなく、さらには、
特別な高耐圧のダイオードを追加することなく、高電圧
が印加される電源端子の静電耐量およびノイズ耐量が向
上してなる半導体装置が得られる。
【図１】本発明の実施の形態１にかかる半導体装置の要
部を示す平面図である。
部を示す平面図である。
【図２】図１のＡ−Ａにおける縦断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の構
成を示す回路図である。
成を示す回路図である。
【図４】実施の形態１においてチャネルストッパー領域
と基板ピックアップ領域との間の等電位線を表す図であ
る。
と基板ピックアップ領域との間の等電位線を表す図であ
る。
【図５】図４に示す半導体層のチャネルストッパー領域
−基板ピックアップ領域間距離と耐圧との関係を示す特
性図である。
−基板ピックアップ領域間距離と耐圧との関係を示す特
性図である。
【図６】実施の形態１の変形例の要部を示す縦断面図で
ある。
ある。
【図７】本発明の実施の形態２にかかる半導体装置の要
部を示す縦断面図である。
部を示す縦断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の構
成を示す回路図である。
成を示す回路図である。
１ 高耐圧ＰＭＯＳＦＥＴ（高耐圧素子）
２ 電源ライン（電源端子）
３，７ 寄生ダイオード
５ 高耐圧ＮＰＮトランジスタ（高耐圧素子）
１１，５１ 基板
１２，５２ ウェル
１３，５３ チャネルストッパー領域
１４，５４ 基板ピックアップ領域
１５ オフセットドレイン領域
１６ ドレイン領域
１７ ソース領域
１８ ゲート絶縁膜
１９ ゲート電極
２０，６０ ＬＯＣＯＳ酸化膜
２２，６２ 第１の金属電極
２３，６３ 第２の金属電極
２４ ドレイン電極
２５，５５ ベース領域
５６ エミッタ領域
５７ ベースピックアップ領域
６４ エミッタ電極
６５ ベース電極
フロントページの続き
Ｆターム(参考） 5F003 BA93 BA97 BC08 BE08 BJ12
BJ90
5F038 AV05 AV06 BH05 BH09 BH13
BH19 EZ20
5F140 AA31 AA38 AB06 AC21 BD19
CB08 DA06
Claims (6)
- 【請求項１】 第１導電型の半導体基板内に形成された
第２導電型のウェルと、 前記ウェル内に作製された高耐圧素子と、 前記ウェル内にて前記高耐圧素子の外側に形成され、か
つ前記ウェルよりも不純物濃度が高い第２導電型のチャ
ネルストッパー領域と、 前記ウェルの外側に形成され、かつ前記基板よりも不純
物濃度が高い第１導電型の基板ピックアップ領域と、 を具備し、 前記基板ピックアップ領域は、前記ウェルと前記基板と
の間の耐圧が定格電圧以上で、かつ前記高耐圧素子の耐
圧以下となるように、前記チャネルストッパー領域から
離れていることを特徴とする半導体装置。 - 【請求項２】 前記チャネルストッパー領域と電気的に
接続する第１の金属電極と、 前記第１の金属電極に対向するように形成され、かつ前
記基板ピックアップ領域を介して前記基板と電気的に接
続する第２の金属電極と、 をさらに具備することを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記ウェルは、回路に電源電圧を供給す
る電源端子に電気的に接続されることを特徴とする請求
項１または２に記載の半導体装置。 - 【請求項４】 前記高耐圧素子は、互いに離れて形成さ
れた第１導電型のソース領域および第１導電型のオフセ
ットドレイン領域と、前記オフセットドレイン領域の表
面に形成されたＬＯＣＯＳ酸化膜と、前記オフセットド
レイン領域内に形成された第１導電型のドレイン領域
と、前記ソース領域と前記オフセットドレイン領域との
間の表面上に形成されたゲート絶縁膜と、前記ゲート絶
縁膜上に形成されたゲート電極と、前記ソース領域に電
気的に接続され、かつ前記第１の金属電極を兼ねるソー
ス電極と、前記ドレイン領域に電気的に接続されたドレ
イン電極と、を備えることを特徴とする請求項１〜３の
いずれか一つに記載の半導体装置。 - 【請求項５】 前記ウェル内にて、前記オフセットドレ
イン領域から離れ、かつ前記ソース領域を囲む第２導電
型のベース領域をさらに具備することを特徴とする請求
項４に記載の半導体装置。 - 【請求項６】 前記高耐圧素子は、前記ウェルをコレク
タ領域とし、前記チャネルストッパー領域をコレクタピ
ックアップ領域とし、前記第１の金属電極をコレクタ電
極とし、さらに、前記チャネルストッパー領域の内側に
形成された第１導電型のベース領域と、前記ベース領域
の表面に形成されたＬＯＣＯＳ酸化膜と、前記ベース領
域内に形成され、かつ前記ベース領域よりも不純物濃度
が高い第１導電型のベースピックアップ領域と、前記ベ
ース領域内に形成された第２導電型のエミッタ領域と、
前記ベースピックアップ領域を介して前記ベース領域と
電気的に接続するベース電極と、前記エミッタ領域と電
気的に接続するエミッタ電極と、を備えることを特徴と
する請求項１〜３のいずれか一つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002120488A JP4795613B2 (ja) | 2001-04-23 | 2002-04-23 | 半導体装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124642 | 2001-04-23 | ||
| JP2001-124642 | 2001-04-23 | ||
| JP2001124642 | 2001-04-23 | ||
| JP2002120488A JP4795613B2 (ja) | 2001-04-23 | 2002-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017694A true JP2003017694A (ja) | 2003-01-17 |
| JP4795613B2 JP4795613B2 (ja) | 2011-10-19 |
Family
ID=26614017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002120488A Expired - Fee Related JP4795613B2 (ja) | 2001-04-23 | 2002-04-23 | 半導体装置 |
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|---|---|
| JP (1) | JP4795613B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| EP2071321A2 (en) | 2007-12-13 | 2009-06-17 | Fujifilm Corporation | Surface plasmon resonance biosensor |
| JP2011071327A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
| US8304827B2 (en) | 2008-12-27 | 2012-11-06 | Kabushiki Kaisha Toshiba | Semiconductor device having on a substrate a diode formed by making use of a DMOS structure |
| CN113421922A (zh) * | 2021-06-25 | 2021-09-21 | 电子科技大学 | 一种具备栅极自钳位功能的三维igbt及其制造方法 |
-
2002
- 2002-04-23 JP JP2002120488A patent/JP4795613B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| US7420255B2 (en) | 2005-03-31 | 2008-09-02 | Ricoh Company, Ltd. | Semiconductor device incorporating protective diode with stable ESD protection capabilities |
| EP2071321A2 (en) | 2007-12-13 | 2009-06-17 | Fujifilm Corporation | Surface plasmon resonance biosensor |
| US8304827B2 (en) | 2008-12-27 | 2012-11-06 | Kabushiki Kaisha Toshiba | Semiconductor device having on a substrate a diode formed by making use of a DMOS structure |
| JP2011071327A (ja) * | 2009-09-25 | 2011-04-07 | Seiko Instruments Inc | 半導体装置 |
| CN113421922A (zh) * | 2021-06-25 | 2021-09-21 | 电子科技大学 | 一种具备栅极自钳位功能的三维igbt及其制造方法 |
| CN113421922B (zh) * | 2021-06-25 | 2022-05-13 | 电子科技大学 | 一种具备栅极自钳位功能的三维igbt及其制造方法 |
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| JP4795613B2 (ja) | 2011-10-19 |
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