JP2001102461A - 入力保護回路 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 238000007599 discharging Methods 0.000 claims description 2
- 230000005611 electricity Effects 0.000 abstract description 18
- 230000003068 static effect Effects 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 6
- 230000006378 damage Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【課題】 静電気印加試験で電極パッドに負レベルの静
電気を印加したとき、入力保護回路のＭＯＳトランジス
タが破壊するを防止する。 【解決手段】 Ｐ- 型半導体層２５に、長方形パターン
のＮ+ 型ドレイン領域２６と、ドレイン領域２６をこの
長方形パターンに平行な額縁パターンで取り囲んだＰ+
型バックゲートコンタクト領域２８とを形成したＭＯＳ
トランジスタを有し、電極パッドに印加される負レベル
の静電気を半導体層２５とドレイン領域２６とのＰＮ接
合での順バイアスにより放電する入力保護回路におい
て、半導体層２５のドレイン領域２６とバックゲートコ
ンタクト領域２８間にドレイン領域２６の長手方向両端
周辺を取り囲むようにコの字パターンでドレイン領域２
６から所定距離離間してＮ- 拡散層３３を形成したこと
により、ＰＮ接合順バイアスによる電流経路の抵抗を部
分的に高くして部分的な電流集中を避けて破壊耐量を向
上させる。
電気を印加したとき、入力保護回路のＭＯＳトランジス
タが破壊するを防止する。 【解決手段】 Ｐ- 型半導体層２５に、長方形パターン
のＮ+ 型ドレイン領域２６と、ドレイン領域２６をこの
長方形パターンに平行な額縁パターンで取り囲んだＰ+
型バックゲートコンタクト領域２８とを形成したＭＯＳ
トランジスタを有し、電極パッドに印加される負レベル
の静電気を半導体層２５とドレイン領域２６とのＰＮ接
合での順バイアスにより放電する入力保護回路におい
て、半導体層２５のドレイン領域２６とバックゲートコ
ンタクト領域２８間にドレイン領域２６の長手方向両端
周辺を取り囲むようにコの字パターンでドレイン領域２
６から所定距離離間してＮ- 拡散層３３を形成したこと
により、ＰＮ接合順バイアスによる電流経路の抵抗を部
分的に高くして部分的な電流集中を避けて破壊耐量を向
上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
用いられるＭＯＳトランジスタからなる入力保護回路に
関する。
用いられるＭＯＳトランジスタからなる入力保護回路に
関する。
【０００２】
【従来の技術】半導体集積回路における入力保護回路
は、静電気による破壊防止を目的として用いられる。そ
の一例の入力回路は、回路図を図５に示すように、電源
端子ＶＤＤにソースおよびゲートを共通接続するＰチャ
ネル型ＭＯＳトランジスタ１と、接地端子ＧＮＤにソー
スおよびゲートを共通接続するＮチャネル型ＭＯＳトラ
ンジスタ２とが直列接続され、この直列接続点が入力端
子としての電極パッド３に接続され、かつ、配線４によ
って図示されない内部回路へ接続されている。
は、静電気による破壊防止を目的として用いられる。そ
の一例の入力回路は、回路図を図５に示すように、電源
端子ＶＤＤにソースおよびゲートを共通接続するＰチャ
ネル型ＭＯＳトランジスタ１と、接地端子ＧＮＤにソー
スおよびゲートを共通接続するＮチャネル型ＭＯＳトラ
ンジスタ２とが直列接続され、この直列接続点が入力端
子としての電極パッド３に接続され、かつ、配線４によ
って図示されない内部回路へ接続されている。
【０００３】図３は、この図５の入力回路におけるＮチ
ャネル型ＭＯＳトランジスタ２として用いられる従来例
のＭＯＳトランジスタ１００のレイアウトパターン図で
あり、図４は、図３のＭＯＳトランジスタ１００のＡ−
Ａ断面図であり、５は低濃度一導電型であるＰ- 型半導
体層、６は高濃度他導電型であるＮ+ 型ドレイン領域、
７はＮ+ 型ソース領域、８は高濃度一導電型であるＰ+
型バックゲートコンタクト領域、９はゲート電極、１０
は絶縁膜（図３では図示せず）、１１はドレイン電極、
１２はソース電極である。尚、図３のレイアウトパター
ンにおいて、下部が省略されているが、省略部分は図示
部分と略上下対称のパターンである。
ャネル型ＭＯＳトランジスタ２として用いられる従来例
のＭＯＳトランジスタ１００のレイアウトパターン図で
あり、図４は、図３のＭＯＳトランジスタ１００のＡ−
Ａ断面図であり、５は低濃度一導電型であるＰ- 型半導
体層、６は高濃度他導電型であるＮ+ 型ドレイン領域、
７はＮ+ 型ソース領域、８は高濃度一導電型であるＰ+
型バックゲートコンタクト領域、９はゲート電極、１０
は絶縁膜（図３では図示せず）、１１はドレイン電極、
１２はソース電極である。尚、図３のレイアウトパター
ンにおいて、下部が省略されているが、省略部分は図示
部分と略上下対称のパターンである。
【０００４】レイアウトパターンは、図３に示すよう
に、ドレイン領域６が長方形のパターンで配置され、こ
のパターンの長辺側の両側に所定距離離間してソース領
域７が長方形パターンで配置され、このドレイン領域６
とソース領域７間に挟まれてゲート電極９がストライプ
パターンで配置されている。さらに、バックゲートコン
タクト領域８がドレイン領域６の長方形パターンに平行
な額縁パターンでドレイン領域６から所定距離離間し、
ドレイン領域６、ゲート電極９およびソース領域７を取
り囲んで配置されている。ドレイン電極１１およびソー
ス電極１２は図３中に破線で示し、ドレイン電極１１は
ドレイン領域６上の複数個所に絶縁膜のコンタクト窓を
介して電気的接触するように長方形パターンで配置さ
れ、ソース電極１２はソース領域７およびバックゲート
コンタクト領域８上の複数個所とゲート電極９上のスト
ライプパターンの両端個所とに絶縁膜のコンタクト窓を
介して電気的接触するように額縁パターンで配置されて
いる。図３および図４では図示しないが、ドレイン電極
１１は電極パッドに接続され、ソース電極１２は接地端
子ＧＮＤに接続されている。
に、ドレイン領域６が長方形のパターンで配置され、こ
のパターンの長辺側の両側に所定距離離間してソース領
域７が長方形パターンで配置され、このドレイン領域６
とソース領域７間に挟まれてゲート電極９がストライプ
パターンで配置されている。さらに、バックゲートコン
タクト領域８がドレイン領域６の長方形パターンに平行
な額縁パターンでドレイン領域６から所定距離離間し、
ドレイン領域６、ゲート電極９およびソース領域７を取
り囲んで配置されている。ドレイン電極１１およびソー
ス電極１２は図３中に破線で示し、ドレイン電極１１は
ドレイン領域６上の複数個所に絶縁膜のコンタクト窓を
介して電気的接触するように長方形パターンで配置さ
れ、ソース電極１２はソース領域７およびバックゲート
コンタクト領域８上の複数個所とゲート電極９上のスト
ライプパターンの両端個所とに絶縁膜のコンタクト窓を
介して電気的接触するように額縁パターンで配置されて
いる。図３および図４では図示しないが、ドレイン電極
１１は電極パッドに接続され、ソース電極１２は接地端
子ＧＮＤに接続されている。
【０００５】図５の入力保護回路は、接地端子ＧＮＤが
接地され電源投入前の状態のとき、静電気による高電圧
が電極パッド３に加わると、静電気による電荷は、Ｎチ
ャネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに
放電される。図３および図４で説明すると、電極パッド
に印加される静電気が負電圧のときは、ドレイン領域６
と半導体層５とによるＰＮ接合が順バイアスされて放電
する。また、電極パッドに印加される静電気が正電圧の
ときは、半導体層５とドレイン領域６とが逆バイアスと
なりブレークダウンした後、スナップバック状態に入り
放電する。尚、バックゲートコンタクト領域８は半導体
層５にソース電極１２を電気的接続するための役目以外
に、ガードリングとしてガードリング外に静電気の影響
を及ぼさない役目をしている。
接地され電源投入前の状態のとき、静電気による高電圧
が電極パッド３に加わると、静電気による電荷は、Ｎチ
ャネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに
放電される。図３および図４で説明すると、電極パッド
に印加される静電気が負電圧のときは、ドレイン領域６
と半導体層５とによるＰＮ接合が順バイアスされて放電
する。また、電極パッドに印加される静電気が正電圧の
ときは、半導体層５とドレイン領域６とが逆バイアスと
なりブレークダウンした後、スナップバック状態に入り
放電する。尚、バックゲートコンタクト領域８は半導体
層５にソース電極１２を電気的接続するための役目以外
に、ガードリングとしてガードリング外に静電気の影響
を及ぼさない役目をしている。
【０００６】
【発明が解決しようとする課題】ところで、電極パッド
に印加される負電圧の静電気は、ドレイン領域６と半導
体層５とのＰＮ接合での順バイアスにより放電される
が、ドレイン領域６の長方形パターンの長尺方向両端周
辺にはバックゲートコンタクト領域８から流れ込む電流
の密度が長尺方向中央に比べて大きいため電流が集中し
易く、その個所で破壊し易い。特に、電極パッドがドレ
イン電極１１の長方形パターンの長尺方向両端のうち一
端側にだけ接続される場合はその一端側で電流が集中し
易く、電極パッドが接続された側で特に破壊し易い。
尚、上記問題について、ＮチャネルＭＯＳトランジスタ
２として用いられるＭＯＳトランジスタ１００で説明し
たが、ＰチャネルＭＯＳトランジスタ１として用いられ
るＭＯＳトランジスタ１００とレイアウトパターンが同
様のＭＯＳトランジスタについても同様の問題がある。
本発明の目的は、入力保護回路のＭＯＳトランジスタの
ＰＮ接合の順バイアスによる電流経路の一部に電流を流
れ難くして、電極パッドへの高電圧印加によるＭＯＳト
ランジスタのＰＮ接合での部分的な電流集中を避けるこ
とで、入力保護回路の破壊耐量を向上させることにあ
る。
に印加される負電圧の静電気は、ドレイン領域６と半導
体層５とのＰＮ接合での順バイアスにより放電される
が、ドレイン領域６の長方形パターンの長尺方向両端周
辺にはバックゲートコンタクト領域８から流れ込む電流
の密度が長尺方向中央に比べて大きいため電流が集中し
易く、その個所で破壊し易い。特に、電極パッドがドレ
イン電極１１の長方形パターンの長尺方向両端のうち一
端側にだけ接続される場合はその一端側で電流が集中し
易く、電極パッドが接続された側で特に破壊し易い。
尚、上記問題について、ＮチャネルＭＯＳトランジスタ
２として用いられるＭＯＳトランジスタ１００で説明し
たが、ＰチャネルＭＯＳトランジスタ１として用いられ
るＭＯＳトランジスタ１００とレイアウトパターンが同
様のＭＯＳトランジスタについても同様の問題がある。
本発明の目的は、入力保護回路のＭＯＳトランジスタの
ＰＮ接合の順バイアスによる電流経路の一部に電流を流
れ難くして、電極パッドへの高電圧印加によるＭＯＳト
ランジスタのＰＮ接合での部分的な電流集中を避けるこ
とで、入力保護回路の破壊耐量を向上させることにあ
る。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
電源パッドに印加される高電圧をＰＮ接合の順バイアス
により放電するＭＯＳトランジスタを有する入力保護回
路において、前記順バイアスによるＭＯＳトランジスタ
の電流経路の一部に高抵抗化手段を配置して前記ＰＮ接
合での部分的な電流集中を避けるようにしたことを特徴
とする。請求項２記載の発明は、請求項１記載の入力保
護回路において、前記ＭＯＳトランジスタは、低濃度一
導電型半導体層と、この半導体層に形成した長方形パタ
ーンの高濃度他導電型ドレイン領域と、前記長方形パタ
ーンに平行な額縁パターンで前記ドレイン領域を取り囲
んで前記半導体層に形成した高濃度一導電型バックゲー
トコンタクト領域とを含み、前記高抵抗化手段として、
前記半導体層のドレイン領域とバックゲートコンタクト
領域間で前記ドレイン領域の長手方向端周辺にドレイン
領域から所定距離離間して低濃度他導電型拡散層を形成
したことを特徴とする。請求項３記載の発明は、請求項
２記載の入力保護回路において、前記低濃度他導電型拡
散層は、深さが前記ドレイン領域およびバックゲートコ
ンタクト領域の深さより深いことを特徴とする。
電源パッドに印加される高電圧をＰＮ接合の順バイアス
により放電するＭＯＳトランジスタを有する入力保護回
路において、前記順バイアスによるＭＯＳトランジスタ
の電流経路の一部に高抵抗化手段を配置して前記ＰＮ接
合での部分的な電流集中を避けるようにしたことを特徴
とする。請求項２記載の発明は、請求項１記載の入力保
護回路において、前記ＭＯＳトランジスタは、低濃度一
導電型半導体層と、この半導体層に形成した長方形パタ
ーンの高濃度他導電型ドレイン領域と、前記長方形パタ
ーンに平行な額縁パターンで前記ドレイン領域を取り囲
んで前記半導体層に形成した高濃度一導電型バックゲー
トコンタクト領域とを含み、前記高抵抗化手段として、
前記半導体層のドレイン領域とバックゲートコンタクト
領域間で前記ドレイン領域の長手方向端周辺にドレイン
領域から所定距離離間して低濃度他導電型拡散層を形成
したことを特徴とする。請求項３記載の発明は、請求項
２記載の入力保護回路において、前記低濃度他導電型拡
散層は、深さが前記ドレイン領域およびバックゲートコ
ンタクト領域の深さより深いことを特徴とする。
【０００８】
【発明の実施の形態】以下に、本発明に基づき、図５の
入力保護回路のＮチャネル型ＭＯＳトランジスタ２とし
て用いられる一実施例のＭＯＳトランジスタ２００を図
１および図２を参照して説明する。図１は、ＭＯＳトラ
ンジスタ２００のレイアウトパターン図であり、図２
は、図１のＭＯＳトランジスタ２００のＡ−Ａ断面図で
ある。尚、図１のレイアウトパターンにおいて、下部が
省略されているが、省略部分は図示部分と略上下対称の
パターンである。先ず、図２を参照して断面構造を説明
する。２５は低濃度一導電型であるＰ-型半導体層で、
この半導体層２５の表面層に、高濃度他導電型であるＮ
+ 型ドレイン領域２６と、このドレイン領域２６の両側
にドレイン領域２６から所定距離離間してＮ+ 型ソース
領域２７と、両ソース領域２７の外側にソース領域２７
から所定距離離間して高濃度一導電型であるＰ+ 型バッ
クゲートコンタクト領域２８と、さらにドレイン領域２
６とバックゲートコンタクト領域２８間でドレイン領域
２６の両側から所定距離離間しドレイン領域２６、ソー
ス領域２７およびバックゲートコンタクト領域２８より
拡散深さが深い低濃度他導電型であるＮ- 型拡散層３３
とを形成している。また、ドレイン領域２６とソース領
域２７間の半導体層２５の表面上に、絶縁膜３０を介し
てゲート電極２９を形成している。また絶縁膜３０上
に、絶縁膜３０のコンタクト窓を介して、ドレイン領域
２６と電気的接触するドレイン電極３１と、ソース領域
２７、バックゲートコンタクト領域２８およびＮ- 型拡
散層３３と電気的接触するソース電極３２とを形成して
いる。図示しないが、ドレイン電極３１は電極パッドに
接続され、ソース電極３２は接地端子ＧＮＤに接続され
ている。尚、半導体層２５の表面層に形成されるドレイ
ン領域２６、ソース領域２７、バックゲートコンタクト
領域２８およびＮ-型拡散層３３は、入力保護回路によ
り保護される半導体集積回路内のＭＯＳトランジスタの
製造工程を使用して形成でき、新たな工程を追加する必
要はない。
入力保護回路のＮチャネル型ＭＯＳトランジスタ２とし
て用いられる一実施例のＭＯＳトランジスタ２００を図
１および図２を参照して説明する。図１は、ＭＯＳトラ
ンジスタ２００のレイアウトパターン図であり、図２
は、図１のＭＯＳトランジスタ２００のＡ−Ａ断面図で
ある。尚、図１のレイアウトパターンにおいて、下部が
省略されているが、省略部分は図示部分と略上下対称の
パターンである。先ず、図２を参照して断面構造を説明
する。２５は低濃度一導電型であるＰ-型半導体層で、
この半導体層２５の表面層に、高濃度他導電型であるＮ
+ 型ドレイン領域２６と、このドレイン領域２６の両側
にドレイン領域２６から所定距離離間してＮ+ 型ソース
領域２７と、両ソース領域２７の外側にソース領域２７
から所定距離離間して高濃度一導電型であるＰ+ 型バッ
クゲートコンタクト領域２８と、さらにドレイン領域２
６とバックゲートコンタクト領域２８間でドレイン領域
２６の両側から所定距離離間しドレイン領域２６、ソー
ス領域２７およびバックゲートコンタクト領域２８より
拡散深さが深い低濃度他導電型であるＮ- 型拡散層３３
とを形成している。また、ドレイン領域２６とソース領
域２７間の半導体層２５の表面上に、絶縁膜３０を介し
てゲート電極２９を形成している。また絶縁膜３０上
に、絶縁膜３０のコンタクト窓を介して、ドレイン領域
２６と電気的接触するドレイン電極３１と、ソース領域
２７、バックゲートコンタクト領域２８およびＮ- 型拡
散層３３と電気的接触するソース電極３２とを形成して
いる。図示しないが、ドレイン電極３１は電極パッドに
接続され、ソース電極３２は接地端子ＧＮＤに接続され
ている。尚、半導体層２５の表面層に形成されるドレイ
ン領域２６、ソース領域２７、バックゲートコンタクト
領域２８およびＮ-型拡散層３３は、入力保護回路によ
り保護される半導体集積回路内のＭＯＳトランジスタの
製造工程を使用して形成でき、新たな工程を追加する必
要はない。
【０００９】つぎに図１を参照してレイアウトパターン
を説明する。ドレイン領域２６が長方形のパターンで配
置され、このパターンの長辺側の両側にゲート電極２９
がストライプパターンで配置され、このゲート電極２９
をドレイン領域２６とで挟むようにソース領域２７が長
方形パターンで配置されている。また、バックゲートコ
ンタクト領域２８がドレイン領域２６の長方形パターン
に平行な額縁パターンでドレイン領域２６から所定距離
離間し、ドレイン領域２６、ゲート電極２９およびソー
ス領域２７を取り囲んで配置されている。尚、バックゲ
ートコンタクト領域２８の額縁パターンの角は必ずしも
繋がっていなくてもよい。さらに、Ｎ-型拡散層３３が
ドレイン領域２６とバックゲートコンタクト領域２８間
でドレイン領域２６の長手方向両端周辺を取り囲むよう
にコの字パターンでドレイン領域２６から所定距離離間
して配置されている。ドレイン電極３１およびソース電
極３２は図１中に破線で示し、ドレイン電極３１はドレ
イン領域２６上の複数個所に絶縁膜（図１では図示せ
ず）のコンタクト窓を介して電気的接触するように長方
形パターンで配置され、ソース電極３２はソース領域２
７およびバックゲートコンタクト領域２８上の複数個所
と、ゲート電極２９上のストライプパターンの両端個所
と、 Ｎ- 型拡散層３３のコの字パターンの複数個所と
に絶縁膜のコンタクト窓を介して電気的接触するように
額縁パターンで配置されている。図示しないが、ドレイ
ン電極３１は両端のうち少なくとも片側端で電極パッド
に接続され、ソース電極３２は接地端子ＧＮＤに接続さ
れている。尚、ドレイン電極３１が両端のうち片側端で
電極パッドに接続される場合、Ｎ- 型拡散層３３は電極
パッドが接続される片端側だけに配置することもでき
る。
を説明する。ドレイン領域２６が長方形のパターンで配
置され、このパターンの長辺側の両側にゲート電極２９
がストライプパターンで配置され、このゲート電極２９
をドレイン領域２６とで挟むようにソース領域２７が長
方形パターンで配置されている。また、バックゲートコ
ンタクト領域２８がドレイン領域２６の長方形パターン
に平行な額縁パターンでドレイン領域２６から所定距離
離間し、ドレイン領域２６、ゲート電極２９およびソー
ス領域２７を取り囲んで配置されている。尚、バックゲ
ートコンタクト領域２８の額縁パターンの角は必ずしも
繋がっていなくてもよい。さらに、Ｎ-型拡散層３３が
ドレイン領域２６とバックゲートコンタクト領域２８間
でドレイン領域２６の長手方向両端周辺を取り囲むよう
にコの字パターンでドレイン領域２６から所定距離離間
して配置されている。ドレイン電極３１およびソース電
極３２は図１中に破線で示し、ドレイン電極３１はドレ
イン領域２６上の複数個所に絶縁膜（図１では図示せ
ず）のコンタクト窓を介して電気的接触するように長方
形パターンで配置され、ソース電極３２はソース領域２
７およびバックゲートコンタクト領域２８上の複数個所
と、ゲート電極２９上のストライプパターンの両端個所
と、 Ｎ- 型拡散層３３のコの字パターンの複数個所と
に絶縁膜のコンタクト窓を介して電気的接触するように
額縁パターンで配置されている。図示しないが、ドレイ
ン電極３１は両端のうち少なくとも片側端で電極パッド
に接続され、ソース電極３２は接地端子ＧＮＤに接続さ
れている。尚、ドレイン電極３１が両端のうち片側端で
電極パッドに接続される場合、Ｎ- 型拡散層３３は電極
パッドが接続される片端側だけに配置することもでき
る。
【００１０】つぎに、上述のＭＯＳトランジスタ２００
が図５の入力保護回路に使用されたときの動作について
説明する。図５の入力保護回路は、接地端子ＧＮＤが接
地され電源投入前の状態のとき、静電気による高電圧が
電極パッド３に加わると、静電気による電荷は、Ｎチャ
ネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに放
電される。図１および図２で説明すると、電極パッドに
印加される静電気が負電圧のときは、ドレイン領域２６
と半導体層２５とによるＰＮ接合が順バイアスされて放
電する。このとき、ドレイン領域２６とバックゲートコ
ンタクト領域２８間にＮ- 型拡散層３３を設けているの
で、Ｎ- 型拡散層３３周辺において、バックゲートコン
タクト領域２８からドレイン領域２６へ流れる電流経路
はＮ- 型拡散層３３により抵抗が高くなり、その周辺に
おける半導体層２５とドレイン領域２６とのＰＮ接合で
の電流集中を避けることができる。また、電極パッドに
印加される静電気が正電圧のときは、半導体層２５とド
レイン領域２６とが逆バイアスとなりブレークダウンし
た後、スナップバック状態に入り放電する。
が図５の入力保護回路に使用されたときの動作について
説明する。図５の入力保護回路は、接地端子ＧＮＤが接
地され電源投入前の状態のとき、静電気による高電圧が
電極パッド３に加わると、静電気による電荷は、Ｎチャ
ネル型ＭＯＳトランジスタ２を介し接地端子ＧＮＤに放
電される。図１および図２で説明すると、電極パッドに
印加される静電気が負電圧のときは、ドレイン領域２６
と半導体層２５とによるＰＮ接合が順バイアスされて放
電する。このとき、ドレイン領域２６とバックゲートコ
ンタクト領域２８間にＮ- 型拡散層３３を設けているの
で、Ｎ- 型拡散層３３周辺において、バックゲートコン
タクト領域２８からドレイン領域２６へ流れる電流経路
はＮ- 型拡散層３３により抵抗が高くなり、その周辺に
おける半導体層２５とドレイン領域２６とのＰＮ接合で
の電流集中を避けることができる。また、電極パッドに
印加される静電気が正電圧のときは、半導体層２５とド
レイン領域２６とが逆バイアスとなりブレークダウンし
た後、スナップバック状態に入り放電する。
【００１１】上記実施例においては、一導電型をＰ型、
他導電型をＮ型として、図５の入力保護回路のＮチャネ
ル型ＭＯＳトランジスタ２として用いられるＭＯＳトラ
ンジスタについて説明したが、一導電型をＮ型、他導電
型をＰ型として、図５の入力保護回路のＰチャネル型Ｍ
ＯＳトランジスタ１として用いられるＭＯＳトランジス
タとしてもよい。この場合、図５の入力保護回路は、電
源端子ＶＤＤが接地された状態のとき、静電気による高
電圧が電極パッド３に加わると、静電気による電荷は、
Ｐチャネル型ＭＯＳトランジスタ１を介し電源端子ＶＤ
Ｄに放電される。電極パッドに印加される静電気が正電
圧のときは、ドレイン領域と半導体層とによるＰＮ接合
が順バイアスされて放電する。このとき、ドレイン領域
とバックゲートコンタクト領域間にＰ- 型拡散層を設け
ているので、Ｐ- 型拡散層周辺において、ドレイン領域
からバックゲートコンタクト領域へ流れる電流経路はＰ
-型拡散層により抵抗が高くなり、その周辺における半
導体層とドレイン領域とのＰＮ接合での電流集中を避け
ることができる。また、電極パッドに印加される静電気
が負電圧のときは、半導体層とドレイン領域とが逆バイ
アスとなりブレークダウンした後、スナップバック状態
に入り放電する。
他導電型をＮ型として、図５の入力保護回路のＮチャネ
ル型ＭＯＳトランジスタ２として用いられるＭＯＳトラ
ンジスタについて説明したが、一導電型をＮ型、他導電
型をＰ型として、図５の入力保護回路のＰチャネル型Ｍ
ＯＳトランジスタ１として用いられるＭＯＳトランジス
タとしてもよい。この場合、図５の入力保護回路は、電
源端子ＶＤＤが接地された状態のとき、静電気による高
電圧が電極パッド３に加わると、静電気による電荷は、
Ｐチャネル型ＭＯＳトランジスタ１を介し電源端子ＶＤ
Ｄに放電される。電極パッドに印加される静電気が正電
圧のときは、ドレイン領域と半導体層とによるＰＮ接合
が順バイアスされて放電する。このとき、ドレイン領域
とバックゲートコンタクト領域間にＰ- 型拡散層を設け
ているので、Ｐ- 型拡散層周辺において、ドレイン領域
からバックゲートコンタクト領域へ流れる電流経路はＰ
-型拡散層により抵抗が高くなり、その周辺における半
導体層とドレイン領域とのＰＮ接合での電流集中を避け
ることができる。また、電極パッドに印加される静電気
が負電圧のときは、半導体層とドレイン領域とが逆バイ
アスとなりブレークダウンした後、スナップバック状態
に入り放電する。
【００１２】
【発明の効果】本発明による入力保護回路は、静電気印
加時に誘導される電荷をＭＯＳトランジスタで放電する
とき、ＭＯＳトランジスタのＰＮ接合の部分的に電流集
中し易い個所周辺の電流経路に高抵抗化手段を配置した
ので、ＰＮ接合の順バイアスでの部分的な電流集中を避
けることができ、入力保護回路に含まれるＭＯＳトラン
ジスタの破壊を防ぐことができる。
加時に誘導される電荷をＭＯＳトランジスタで放電する
とき、ＭＯＳトランジスタのＰＮ接合の部分的に電流集
中し易い個所周辺の電流経路に高抵抗化手段を配置した
ので、ＰＮ接合の順バイアスでの部分的な電流集中を避
けることができ、入力保護回路に含まれるＭＯＳトラン
ジスタの破壊を防ぐことができる。
【図１】 本発明の入力保護回路を構成する一実施例の
ＭＯＳトランジスタのレイアウトパターン図。
ＭＯＳトランジスタのレイアウトパターン図。
【図２】 図１に示すＭＯＳトランジスタのＡ−Ａ断面
図。
図。
【図３】 従来の入力保護回路を構成するＭＯＳトラン
ジスタのレイアウトパターン図。
ジスタのレイアウトパターン図。
【図４】 図３に示すＭＯＳトランジスタのＡ−Ａ断面
図。
図。
【図５】 本発明および従来の入力保護回路の回路図。
１ Ｐチャネル型ＭＯＳトランジスタ ２ Ｎチャネル型ＭＯＳトランジスタ ３ 電極パッド ２５ 低濃度一導電型（Ｐ- 型）半導体層 ２６ 高濃度他導電型（Ｎ+ 型）ドレイン領域 ２７ 高濃度他導電型（Ｎ+ 型）ソース領域 ２８ 高濃度一導電型（Ｐ+ 型）バックゲートコンタク
ト領域 ３３ 低濃度他導電型（Ｎ- 型）拡散層 ２００ Ｎチャネル型ＭＯＳトランジスタ
ト領域 ３３ 低濃度他導電型（Ｎ- 型）拡散層 ２００ Ｎチャネル型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78
Claims (3)
- 【請求項１】電源パッドに印加される高電圧をＰＮ接合
の順バイアスにより放電するＭＯＳトランジスタを有す
る入力保護回路において、 前記順バイアスによるＭＯＳトランジスタの電流経路の
一部に高抵抗化手段を配置して前記ＰＮ接合での部分的
な電流集中を避けるようにしたことを特徴とする入力保
護回路。 - 【請求項２】前記ＭＯＳトランジスタは、低濃度一導電
型半導体層と、この半導体層に形成した長方形パターン
の高濃度他導電型ドレイン領域と、前記長方形パターン
に平行な額縁パターンで前記ドレイン領域を取り囲んで
前記半導体層に形成した高濃度一導電型バックゲートコ
ンタクト領域とを含み、 前記高抵抗化手段として、前記半導体層のドレイン領域
とバックゲートコンタクト領域間で前記ドレイン領域の
長手方向端周辺にドレイン領域から所定距離離間して低
濃度他導電型拡散層を形成したことを特徴とする請求項
１記載の入力保護回路。 - 【請求項３】前記低濃度他導電型拡散層は、深さが前記
ドレイン領域およびバックゲートコンタクト領域の深さ
より深いことを特徴とする請求項２記載の入力保護回
路。
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| JP27552999A JP3942324B2 (ja) | 1999-09-29 | 1999-09-29 | 入力保護回路 |
| US09/669,846 US6538291B1 (en) | 1999-09-29 | 2000-09-27 | Input protection circuit |
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|---|---|---|---|
| JP27552999A JP3942324B2 (ja) | 1999-09-29 | 1999-09-29 | 入力保護回路 |
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Family
ID=17556731
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| US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
| JP2638462B2 (ja) * | 1993-12-29 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
| JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
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1999
- 1999-09-29 JP JP27552999A patent/JP3942324B2/ja not_active Expired - Fee Related
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2000
- 2000-09-27 US US09/669,846 patent/US6538291B1/en not_active Expired - Fee Related
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