JPH0373569A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0373569A JPH0373569A JP1210334A JP21033489A JPH0373569A JP H0373569 A JPH0373569 A JP H0373569A JP 1210334 A JP1210334 A JP 1210334A JP 21033489 A JP21033489 A JP 21033489A JP H0373569 A JPH0373569 A JP H0373569A
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- JP
- Japan
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- gate
- margin
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- integrated circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＬＤＤ型ＭＯＳト
ランジスタを保護素子としたゲート保護回路に関する。
ランジスタを保護素子としたゲート保護回路に関する。
従来の、半導体集積回路のゲート保護回路は第２図（ａ
）、（ｂ）に示すように入力用ボンディングパッド１か
らの配線がＢＶＤｓ型ｎＭＯ８）ランジメタ２（ゲート
をソースに接続してドレイン・ソース間のプレクダウン
を利用する保護素子）のドレイン電極に接続された後所
定の拡散抵抗４を経て内部回路の入力ゲートへと導かれ
る。ＢＶＤｓ型ｎＭＯｓ）ランジメタ２のソース電極及
びゲート電極はＶｓｓｔｔ源配線７に接続される。ここ
でドレイン領域及びソース領域でとるコンタクト孔とシ
リコンゲート電極１６間の距離であるコンタクトマージ
ン８Ｄ、８Ｓは共に３μｍ程度となっていた。
）、（ｂ）に示すように入力用ボンディングパッド１か
らの配線がＢＶＤｓ型ｎＭＯ８）ランジメタ２（ゲート
をソースに接続してドレイン・ソース間のプレクダウン
を利用する保護素子）のドレイン電極に接続された後所
定の拡散抵抗４を経て内部回路の入力ゲートへと導かれ
る。ＢＶＤｓ型ｎＭＯｓ）ランジメタ２のソース電極及
びゲート電極はＶｓｓｔｔ源配線７に接続される。ここ
でドレイン領域及びソース領域でとるコンタクト孔とシ
リコンゲート電極１６間の距離であるコンタクトマージ
ン８Ｄ、８Ｓは共に３μｍ程度となっていた。
上述した従来のゲート保護回路はＢＶＤ５型Ｍ○Ｓトラ
ンジスタがコンベンショナルなＭＯＳトランジスタの場
合効果を発揮していたが、近年使用されるＬＤＤ構造型
ＭＯＳ）ランジスタにおいては、効果を発揮しなくなる
。トランジスタチャネル部におけるＰＮ接合破壊が比較
的低い電圧で発生するためである。このＰＮ接合破壊は
ドレイン側領域での破壊のみでソース側領域での破壊は
発生しない、このように、従来の半導体集積回路のＢｖ
Ｄｓ型ＭＯＳトランジスタを含むゲート保護回路は、Ｌ
ＤＤ型ＭＯＳトランジスタを使用するとゲート保護回路
自体の耐圧が低下し、内部回路のゲート保護が十分行え
なくなってしまう。
ンジスタがコンベンショナルなＭＯＳトランジスタの場
合効果を発揮していたが、近年使用されるＬＤＤ構造型
ＭＯＳ）ランジスタにおいては、効果を発揮しなくなる
。トランジスタチャネル部におけるＰＮ接合破壊が比較
的低い電圧で発生するためである。このＰＮ接合破壊は
ドレイン側領域での破壊のみでソース側領域での破壊は
発生しない、このように、従来の半導体集積回路のＢｖ
Ｄｓ型ＭＯＳトランジスタを含むゲート保護回路は、Ｌ
ＤＤ型ＭＯＳトランジスタを使用するとゲート保護回路
自体の耐圧が低下し、内部回路のゲート保護が十分行え
なくなってしまう。
本発明は、入力用ボンディングパッドと内部回路の間に
、ゲートをソースに接続したＬＤＤ型ＭＯ３）ランジス
タを含むゲート保護回路を挿入してなる半導体集積回路
において、前記ＬＤＤ型ＭＯＳトランジスタのゲート−
ドレインコンタクト間マージンをゲート−ソースコンタ
クト間マージンより大きくしたというものである。
、ゲートをソースに接続したＬＤＤ型ＭＯ３）ランジス
タを含むゲート保護回路を挿入してなる半導体集積回路
において、前記ＬＤＤ型ＭＯＳトランジスタのゲート−
ドレインコンタクト間マージンをゲート−ソースコンタ
クト間マージンより大きくしたというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例のパターンレイアウト
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相線部当部
断した半導体チップの断面図である。
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相線部当部
断した半導体チップの断面図である。
入力用ボンディングパッド１１に接続されたへ１配線（
入力線〉とＬＤＤ型ｎＭＯ３トランジスタ１２の高濃度
ドレイン領域１３−１（不純物濃度Ｉ Ｘ １０２０ｃ
ｍ−３、深さ０．３ μｍ ） トノ間ｆ）接続をとる
ためのコンタクト孔１９Ｄとシリコンゲート電極１６と
の間の距離として与えられるゲート−ソースコンタクト
間マージン１８Ｓ （３）１ｍ）より大きく（好ましく
は少なくとも２倍に〉しである、低濃度ドレイン領域と
入力線との間に抵抗が挿入されていることになり、ゲー
ト保護回路の耐圧が向上し、ＬＤＤ型ＭＯＳトランジス
タを用いた内部回路のゲート保護効果が改善される。
入力線〉とＬＤＤ型ｎＭＯ３トランジスタ１２の高濃度
ドレイン領域１３−１（不純物濃度Ｉ Ｘ １０２０ｃ
ｍ−３、深さ０．３ μｍ ） トノ間ｆ）接続をとる
ためのコンタクト孔１９Ｄとシリコンゲート電極１６と
の間の距離として与えられるゲート−ソースコンタクト
間マージン１８Ｓ （３）１ｍ）より大きく（好ましく
は少なくとも２倍に〉しである、低濃度ドレイン領域と
入力線との間に抵抗が挿入されていることになり、ゲー
ト保護回路の耐圧が向上し、ＬＤＤ型ＭＯＳトランジス
タを用いた内部回路のゲート保護効果が改善される。
以上説明したように本発明は、ゲート−ドレインコンタ
クト間マージンをゲート−ソースコンタクト間マージン
より大きくとることによりＬＤＤ構造のＢＶＤＳ型ＭＯ
Ｓトランジスタを含むゲート保護回路の破壊耐圧が向上
し、ＬＤＤ型ＭＯ３）ランジスタで構成される半導体集
積回路の静電耐圧が向上する効果がある。
クト間マージンをゲート−ソースコンタクト間マージン
より大きくとることによりＬＤＤ構造のＢＶＤＳ型ＭＯ
Ｓトランジスタを含むゲート保護回路の破壊耐圧が向上
し、ＬＤＤ型ＭＯ３）ランジスタで構成される半導体集
積回路の静電耐圧が向上する効果がある。
ン、ｓｓ、ｉｓｓ・・・ゲート−ソースコンタクト間マ
ージン、１９Ｄ、１９Ｓ・・・コンタクト孔。
ージン、１９Ｄ、１９Ｓ・・・コンタクト孔。
第１図（ａ）は本発明の一実施例のパターンレイアウト
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切
断した半導体チップの断面図、第２図（ａ）は従来のゲ
ート保護回路のパターンレイアウト図、第２図（ｂ）は
第２図（ａ＞のＡ−Ａ線相当部で切断した半導体チップ
の断面図である。 １．１１・・・入力用ボンディングパッド、２，１２・
・・ＢＶ、、型ｎＭＯ８）ランジスタ、３・・・ドレイ
ン領域、１３−１・・・高濃度ドレイン領域、１３−２
・・・低濃度ドレイン領域、４，１４・・・拡散抵抗、
５・・・ソース領域、１５−１・・・高濃度ソース領域
、１５−２・・・低濃度、ソース領域、６．１６・・・
シリコンゲート電極、７ 、１ ’７−Ｖｓｓ電源配線
、８Ｄ。
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ線相当部で切
断した半導体チップの断面図、第２図（ａ）は従来のゲ
ート保護回路のパターンレイアウト図、第２図（ｂ）は
第２図（ａ＞のＡ−Ａ線相当部で切断した半導体チップ
の断面図である。 １．１１・・・入力用ボンディングパッド、２，１２・
・・ＢＶ、、型ｎＭＯ８）ランジスタ、３・・・ドレイ
ン領域、１３−１・・・高濃度ドレイン領域、１３−２
・・・低濃度ドレイン領域、４，１４・・・拡散抵抗、
５・・・ソース領域、１５−１・・・高濃度ソース領域
、１５−２・・・低濃度、ソース領域、６．１６・・・
シリコンゲート電極、７ 、１ ’７−Ｖｓｓ電源配線
、８Ｄ。
Claims (1)
- 入力用ボンディングパッドと内部回路の間に、ゲート
をソースに接続したＬＤＤ型ＭＯＳトランジスタを含む
ゲート保護膜回路を挿入してなる半導体集積回路におい
て、前記ＬＤＤ型ＭＯＳトランジスタのゲート−ドレイ
ンコンタクト間マージンをゲート−ソースコンタクト間
マージンより大きくしたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210334A JPH0373569A (ja) | 1989-08-14 | 1989-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210334A JPH0373569A (ja) | 1989-08-14 | 1989-08-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373569A true JPH0373569A (ja) | 1991-03-28 |
Family
ID=16587696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210334A Pending JPH0373569A (ja) | 1989-08-14 | 1989-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373569A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0722187A2 (en) * | 1995-01-11 | 1996-07-17 | Nec Corporation | Semiconductor integrated circuit device with electrostatic protective function |
| US6057579A (en) * | 1999-05-07 | 2000-05-02 | United Microelectronics Corp. | Transistor structure of ESD protection device |
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| US6538291B1 (en) * | 1999-09-29 | 2003-03-25 | Nec Corporation | Input protection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269678A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 入力保護回路 |
| JPS63102366A (ja) * | 1986-10-20 | 1988-05-07 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-08-14 JP JP1210334A patent/JPH0373569A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269678A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 入力保護回路 |
| JPS63102366A (ja) * | 1986-10-20 | 1988-05-07 | Toshiba Corp | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0722187A2 (en) * | 1995-01-11 | 1996-07-17 | Nec Corporation | Semiconductor integrated circuit device with electrostatic protective function |
| EP0722187A3 (en) * | 1995-01-11 | 1996-11-06 | Nec Corp | Integrated semiconductor component with protective device against electrostatic discharge |
| US5844281A (en) * | 1995-01-11 | 1998-12-01 | Nec Corporation | Semiconductor integrated circuit device with electrostatic protective function |
| US6057579A (en) * | 1999-05-07 | 2000-05-02 | United Microelectronics Corp. | Transistor structure of ESD protection device |
| US6538291B1 (en) * | 1999-09-29 | 2003-03-25 | Nec Corporation | Input protection circuit |
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| JP4676116B2 (ja) * | 2000-11-01 | 2011-04-27 | セイコーインスツル株式会社 | 半導体装置 |
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