JP2859029B2 - 高耐圧ｍｏｓトランジスタの出力保護装置 - Google Patents
高耐圧ｍｏｓトランジスタの出力保護装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＯＳトランジ
スタの出力保護装置に関するものであり、さらに詳言す
れば出力抵抗がきわめて小さく、且つ静電破壊強度を向
上した高耐圧ＭＯＳトランジスタの出力保護装置に関す
る。
スタの出力保護装置に関するものであり、さらに詳言す
れば出力抵抗がきわめて小さく、且つ静電破壊強度を向
上した高耐圧ＭＯＳトランジスタの出力保護装置に関す
る。
【０００２】
【従来の技術】一般に、ＬＣＤ（液晶表示装置）やＦＬ
Ｔ（螢光表示装置）等を駆動するための機能を備えた半
導体集積回路において、出力回路部分は高電圧でスイッ
チングする高耐圧トランジスタで構成されている。図３
には、この種の出力回路の等価回路図を示し、図４には
高耐圧ＭＯＳトランジスタの断面構造図を示した。
Ｔ（螢光表示装置）等を駆動するための機能を備えた半
導体集積回路において、出力回路部分は高電圧でスイッ
チングする高耐圧トランジスタで構成されている。図３
には、この種の出力回路の等価回路図を示し、図４には
高耐圧ＭＯＳトランジスタの断面構造図を示した。
【０００３】図３において、（１）は外部出力端子、
（２）はｎチャンネルの高耐圧トランジスタ、（３）は
高耐圧ＭＯＳトランジスタ（２）のオン・オフを切り替
えるめの制御回路、ｒは外部出力端子（１）に印加され
るサージ電圧から高耐圧トランジスタ（２）を保護する
ための出力保護抵抗である。図４において、（４）はｎ
型のシリコン基板、（５）はｎ型のシリコン基板（４）
の表面に形成されたＰ型のウエル拡散層である。（６）
は選択酸化法によって形成されたＬＯＣＯＳ酸化膜であ
る。（７）はｎ型のソース拡散層である。（８）はいわ
ゆるＬＤＤ構造のドレイン拡散層であって、低不純物濃
度のｎ-型拡散層（８ａ）と高不純物濃度のｎ+型拡散層
（８ｂ）とから構成されている。（９）はポリシリコン
からなるゲート電極、（１０）はＢＰＳＧ膜等からなる
層間絶縁膜、（１１）,（１２）はソース・ドレイン電
極である。ソース電極（１１）は接地電位Ｖｓｓに接続
され、ドレイン拡散層（８）はポリシリコン層等からな
る出力保護抵抗ｒを介して、外部出力端子（１）に接続
されている。
（２）はｎチャンネルの高耐圧トランジスタ、（３）は
高耐圧ＭＯＳトランジスタ（２）のオン・オフを切り替
えるめの制御回路、ｒは外部出力端子（１）に印加され
るサージ電圧から高耐圧トランジスタ（２）を保護する
ための出力保護抵抗である。図４において、（４）はｎ
型のシリコン基板、（５）はｎ型のシリコン基板（４）
の表面に形成されたＰ型のウエル拡散層である。（６）
は選択酸化法によって形成されたＬＯＣＯＳ酸化膜であ
る。（７）はｎ型のソース拡散層である。（８）はいわ
ゆるＬＤＤ構造のドレイン拡散層であって、低不純物濃
度のｎ-型拡散層（８ａ）と高不純物濃度のｎ+型拡散層
（８ｂ）とから構成されている。（９）はポリシリコン
からなるゲート電極、（１０）はＢＰＳＧ膜等からなる
層間絶縁膜、（１１）,（１２）はソース・ドレイン電
極である。ソース電極（１１）は接地電位Ｖｓｓに接続
され、ドレイン拡散層（８）はポリシリコン層等からな
る出力保護抵抗ｒを介して、外部出力端子（１）に接続
されている。
【０００４】この高耐圧ＭＯＳトランジスタ（２）の構
造によれば、ドレイン拡散層（８）をＬＤＤ構造として
いるので、通常のＭＯＳトランジスタと比べて高いソー
ス・ドレイン間耐圧（３０Ｖ〜５０Ｖ）が得られる。
造によれば、ドレイン拡散層（８）をＬＤＤ構造として
いるので、通常のＭＯＳトランジスタと比べて高いソー
ス・ドレイン間耐圧（３０Ｖ〜５０Ｖ）が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
出力回路においては、外部出力端子（１）に正のサージ
電圧が印加された場合の静電破壊耐圧が、通常のＭＯＳ
トランジスタで構成した出力回路と比較して低いという
問題点を有していた。この原因は、本願発明者の考察に
よれば、ソース・ドレイン間耐圧が高いために、アバ
ランシェ降伏が起きても通常よりも高い電圧にクランプ
されること、ドレイン拡散層（８）がＬＤＤ構造にな
っているので、この部分の抵抗値が比較的高く高電圧が
かかりやすいことである。
出力回路においては、外部出力端子（１）に正のサージ
電圧が印加された場合の静電破壊耐圧が、通常のＭＯＳ
トランジスタで構成した出力回路と比較して低いという
問題点を有していた。この原因は、本願発明者の考察に
よれば、ソース・ドレイン間耐圧が高いために、アバ
ランシェ降伏が起きても通常よりも高い電圧にクランプ
されること、ドレイン拡散層（８）がＬＤＤ構造にな
っているので、この部分の抵抗値が比較的高く高電圧が
かかりやすいことである。
【０００６】このため、この種の出力回路では出力保護
抵抗ｒを５０オーム〜１００オームというかなり高い値
にしなければならならず、またこれに伴う抵抗増加を補
償するために、高耐圧ＭＯＳトランジスタ（２）のチャ
ンネル幅を大きくする必要があった。本発明は、上記の
問題点に鑑みて為されたものであり、出力抵抗がきわめ
て小さく、且つ静電破壊強度を大幅に向上した高耐圧Ｍ
ＯＳトランジスタの保護素子を提供することを目的とし
ている。
抵抗ｒを５０オーム〜１００オームというかなり高い値
にしなければならならず、またこれに伴う抵抗増加を補
償するために、高耐圧ＭＯＳトランジスタ（２）のチャ
ンネル幅を大きくする必要があった。本発明は、上記の
問題点に鑑みて為されたものであり、出力抵抗がきわめ
て小さく、且つ静電破壊強度を大幅に向上した高耐圧Ｍ
ＯＳトランジスタの保護素子を提供することを目的とし
ている。
【０００７】
【課題を解決するための手段】本発明は、高耐圧ＭＯＳ
トランジスタのドレイン拡散層（８）とＬＯＣＯＳ酸化
膜（６ａ）を介して隣接し、ウエル拡散層（５）とシリ
コン基板（４）とにまたがる位置に、ｎ型の拡散層（１
３）を形成して、高耐圧ＭＯＳトランジスタの保護素子
としたことを特徴とする。
トランジスタのドレイン拡散層（８）とＬＯＣＯＳ酸化
膜（６ａ）を介して隣接し、ウエル拡散層（５）とシリ
コン基板（４）とにまたがる位置に、ｎ型の拡散層（１
３）を形成して、高耐圧ＭＯＳトランジスタの保護素子
としたことを特徴とする。
【０００８】
【作用】上述の手段によれば、外部出力端子（１）に過
大な正のサージ電圧が印加された場合、ドレイン拡散層
（８）からは、ウエル拡散層（５）の内部方向に空乏層
（１４）が拡がり、この空乏層（１４）がｎ型の拡散層
（１３）に達するようになると、ドレイン拡散層（８）
とｎ型の拡散層（１３）との間でパンチスルーが引き起
こされる。これにより、サージ電圧に伴う電荷は、空乏
層（１４）を通ってシリコン基板（４）へ抜ける。これ
により、ドレイン拡散層（８）にかかる高電圧は急速に
下げられるので、静電破壊耐圧を向上できる。
大な正のサージ電圧が印加された場合、ドレイン拡散層
（８）からは、ウエル拡散層（５）の内部方向に空乏層
（１４）が拡がり、この空乏層（１４）がｎ型の拡散層
（１３）に達するようになると、ドレイン拡散層（８）
とｎ型の拡散層（１３）との間でパンチスルーが引き起
こされる。これにより、サージ電圧に伴う電荷は、空乏
層（１４）を通ってシリコン基板（４）へ抜ける。これ
により、ドレイン拡散層（８）にかかる高電圧は急速に
下げられるので、静電破壊耐圧を向上できる。
【０００９】
【実施例】次に、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の高耐圧ＭＯＳトランジスタ
の出力保護装置を示す断面図である。図２は、本発明の
実施例に係る出力回路の等価回路図である。なお、図に
おいて図３または図４と同一の符号を付した部分につい
ては、同一の構成部分であることを表している。また、
以下の説明はｎ型の高耐圧ＭＯＳトランジスタを例とし
て行う。
説明する。図１は、本発明の高耐圧ＭＯＳトランジスタ
の出力保護装置を示す断面図である。図２は、本発明の
実施例に係る出力回路の等価回路図である。なお、図に
おいて図３または図４と同一の符号を付した部分につい
ては、同一の構成部分であることを表している。また、
以下の説明はｎ型の高耐圧ＭＯＳトランジスタを例とし
て行う。
【００１０】本発明の特徴としている点は、高耐圧ＭＯ
Ｓトランジスタのドレイン拡散層（８）とＬＯＣＯＳ酸
化膜（６ａ）を介し一定距離をもって隣接し、ウエル拡
散層（５）とシリコン基板（４）とにまたがる位置に、
ｎ型の拡散層（１３）を形成して、高耐圧ＭＯＳトラン
ジスタの保護素子としている点である。なお、ｎ型の拡
散層（１３）はｎ型のソース・ドレイン拡散層（７）,
（８）の形成工程において同時に形成することができ
る。
Ｓトランジスタのドレイン拡散層（８）とＬＯＣＯＳ酸
化膜（６ａ）を介し一定距離をもって隣接し、ウエル拡
散層（５）とシリコン基板（４）とにまたがる位置に、
ｎ型の拡散層（１３）を形成して、高耐圧ＭＯＳトラン
ジスタの保護素子としている点である。なお、ｎ型の拡
散層（１３）はｎ型のソース・ドレイン拡散層（７）,
（８）の形成工程において同時に形成することができ
る。
【００１１】この構成によれば、外部出力端子（１）に
過大な正のサージ電圧が印加された場合の動作メカニズ
ムは以下の通りである。すなわち、逆方向にバイアスさ
れたドレイン拡散層（８）からは、ウエル拡散層（５）
の内部方向に空乏層（１４）が拡がり、この空乏層（１
４）がｎ型の拡散層（１３）に達するようになると、ド
レイン拡散層（８）とｎ型の拡散層（１３）との間でパ
ンチスルーが引き起こされる。すなわち、サージ電圧に
伴う電荷は、ドレイン拡散層（８）→空乏層（１４）→
ｎ型の拡散層（１３）→シリコン基板（４）という経路
で抜かれる（図１において、矢印で示す）。これによ
り、ドレイン拡散層（８）にかかる高電圧は急速に下げ
られるので、静電破壊耐圧を向上できる。
過大な正のサージ電圧が印加された場合の動作メカニズ
ムは以下の通りである。すなわち、逆方向にバイアスさ
れたドレイン拡散層（８）からは、ウエル拡散層（５）
の内部方向に空乏層（１４）が拡がり、この空乏層（１
４）がｎ型の拡散層（１３）に達するようになると、ド
レイン拡散層（８）とｎ型の拡散層（１３）との間でパ
ンチスルーが引き起こされる。すなわち、サージ電圧に
伴う電荷は、ドレイン拡散層（８）→空乏層（１４）→
ｎ型の拡散層（１３）→シリコン基板（４）という経路
で抜かれる（図１において、矢印で示す）。これによ
り、ドレイン拡散層（８）にかかる高電圧は急速に下げ
られるので、静電破壊耐圧を向上できる。
【００１２】このパンチスルーが起こる電圧（以下、パ
ンチスルー電圧という。）は、本来のソース・ドレイン
間耐圧と略等しいか高めに設定する必要がある。これ
は、パンチスルー電圧がこれよりも低いと、所望の高耐
圧特性が得られなくなるからである。他方、パンチスル
ー電圧があまり高いと、ソース・ドレイン間のアバラン
シェ降伏が支配的となり、パンチスルーによるメカニズ
ムが働かなくなる。
ンチスルー電圧という。）は、本来のソース・ドレイン
間耐圧と略等しいか高めに設定する必要がある。これ
は、パンチスルー電圧がこれよりも低いと、所望の高耐
圧特性が得られなくなるからである。他方、パンチスル
ー電圧があまり高いと、ソース・ドレイン間のアバラン
シェ降伏が支配的となり、パンチスルーによるメカニズ
ムが働かなくなる。
【００１３】そこで、例えばソース・ドレイン間耐圧が
４０Ｖである場合には、パンチスルー電圧は４０Ｖ〜４
５Ｖ程度に設定することが望ましい。この点に関して
は、ドレイン拡散層（８）とｎ型の拡散層（１３）と
は、ＬＯＣＯＳ酸化膜（６ａ）の端に整合して形成し、
このＬＯＣＯＳ酸化膜（６ａ）の長さＬを調節すること
によって、パンチスルー電圧を所定の値に精度良く制御
できる。
４０Ｖである場合には、パンチスルー電圧は４０Ｖ〜４
５Ｖ程度に設定することが望ましい。この点に関して
は、ドレイン拡散層（８）とｎ型の拡散層（１３）と
は、ＬＯＣＯＳ酸化膜（６ａ）の端に整合して形成し、
このＬＯＣＯＳ酸化膜（６ａ）の長さＬを調節すること
によって、パンチスルー電圧を所定の値に精度良く制御
できる。
【００１４】以上のように本発明によれば、パンチスル
ー現象を利用した保護素子を設けることで静電破壊耐圧
を向上できる結果、図２の出力回路の等価回路における
出力抵抗ｒをきわめて小さくできるか、あるいは不要と
することができる。
ー現象を利用した保護素子を設けることで静電破壊耐圧
を向上できる結果、図２の出力回路の等価回路における
出力抵抗ｒをきわめて小さくできるか、あるいは不要と
することができる。
【００１５】
【発明の効果】本発明によれば、高耐圧ＭＯＳトランジ
スタのドレイン拡散層（８）と一定距離をもって隣接
し、ウエル拡散層（５）とシリコン基板（４）とにまた
がる位置に、ｎ型の拡散層（１３）を形成しているの
で、外部出力端子（１）に過大な正のサージ電圧が印加
された場合、パンチスルーが引き起こされ、ドレイン拡
散層（８）から基板（４）へ電荷が急速に抜かれる。こ
れにより、静電破壊強度を向上できるので、従来よりも
出力抵抗ｒをきわめて小さくできるか、あるいは不要と
することができる。
スタのドレイン拡散層（８）と一定距離をもって隣接
し、ウエル拡散層（５）とシリコン基板（４）とにまた
がる位置に、ｎ型の拡散層（１３）を形成しているの
で、外部出力端子（１）に過大な正のサージ電圧が印加
された場合、パンチスルーが引き起こされ、ドレイン拡
散層（８）から基板（４）へ電荷が急速に抜かれる。こ
れにより、静電破壊強度を向上できるので、従来よりも
出力抵抗ｒをきわめて小さくできるか、あるいは不要と
することができる。
【００１６】さらに、本発明によれば前記ドレイン拡散
層（８）とｎ型の拡散層（１３）とをＬＯＣＯＳ酸化膜
（６ａ）の両側の端に、それぞれ整合して形成すること
により、パンチスルーの起こる電圧を精度良く制御でき
るという利点を有している。さらにまた、本発明によれ
ばｎ型の拡散層（１３）をソース・ドレイン拡散層
（７）,（８）の形成工程において同時に形成すること
により、従来の製造工程を変更することなく適用できる
という利点も有している。
層（８）とｎ型の拡散層（１３）とをＬＯＣＯＳ酸化膜
（６ａ）の両側の端に、それぞれ整合して形成すること
により、パンチスルーの起こる電圧を精度良く制御でき
るという利点を有している。さらにまた、本発明によれ
ばｎ型の拡散層（１３）をソース・ドレイン拡散層
（７）,（８）の形成工程において同時に形成すること
により、従来の製造工程を変更することなく適用できる
という利点も有している。
【図１】本発明の実施例に係る高耐圧ＭＯＳトランジス
タの出力保護装置を示す断面図である。
タの出力保護装置を示す断面図である。
【図２】本発明の実施例に係る出力回路の等価回路図で
ある。
ある。
【図３】従来例に係る出力回路の等価回路図である。
【図４】従来例に係る高耐圧ＭＯＳトランジスを示す断
面図である。
面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板と、該半導体基板
の表面に形成された逆導電型のウエル拡散層と、該ウエ
ル拡散層の表面に形成された一導電型のソース・ドレイ
ン拡散層とを具備し、該ドレイン拡散層と外部出力端子
とが接続された一導電型の高耐圧ＭＯＳトランジスタの
出力保護回路において、前記ＭＯＳトランジスタのドレイン拡散層はＬＯＣＯＳ
酸化膜の一端に整合し、該ＬＯＣＯＳ酸化膜の他端には
前記ウエル拡散層と前記基板とにまたがる位置に形成さ
れた一導電型の拡散層の一端が整合され、前記外部出力
端子に過大なサージ電圧が印加されたときに、前記ドレ
イン拡散層から拡がった空乏層が前記一導電型の拡散層
に到達してパンチスルーを引き起こすようにしたことを
特徴とする高耐圧ＭＯＳトランジスタの出力保護回路。 - 【請求項２】 一導電型の半導体基板と、該半導体基板
の表面に形成された逆導電型のウエル拡散層と、該ウエ
ル拡散層の表面に形成された一導電型のソース・ドレイ
ン拡散層とを具備し、該ドレイン拡散層と外部出力端子
とが接続された一導電型の高耐圧ＭＯＳトランジスタの
出力保護回路において、 前記ＭＯＳトランジスタのドレイン拡散層とＬＯＣＯＳ
酸化膜を介して隣接し、前記ウエル拡散層と前記基板と
にまたがる位置に一導電型の拡散層を形成し、前記外部
出力端子に過大なサージ電圧が印加されたときに、前記
ドレイン拡散層から拡がった空乏層が前記一導電型の拡
散層に到達してパンチスルーを引き起こすようにしたこ
とを特徴とする高耐圧ＭＯＳトランジスタの出力保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13690592A JP2859029B2 (ja) | 1992-05-28 | 1992-05-28 | 高耐圧ｍｏｓトランジスタの出力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13690592A JP2859029B2 (ja) | 1992-05-28 | 1992-05-28 | 高耐圧ｍｏｓトランジスタの出力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335566A JPH05335566A (ja) | 1993-12-17 |
| JP2859029B2 true JP2859029B2 (ja) | 1999-02-17 |
Family
ID=15186315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13690592A Expired - Fee Related JP2859029B2 (ja) | 1992-05-28 | 1992-05-28 | 高耐圧ｍｏｓトランジスタの出力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4595002B2 (ja) | 2008-07-09 | 2010-12-08 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-05-28 JP JP13690592A patent/JP2859029B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335566A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |