JP3353875B2 - Ｓｏｉ・ｍｏｓ電界効果トランジスタ - Google Patents
Ｓｏｉ・ｍｏｓ電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（シリコン−
オン−インシュレータ）基板上に形成された半導体装置
に関し、特に、集積回路に適用可能なＳＯＩ・ＭＯＳ電
界効果トランジスタの改良に関する。
オン−インシュレータ）基板上に形成された半導体装置
に関し、特に、集積回路に適用可能なＳＯＩ・ＭＯＳ電
界効果トランジスタの改良に関する。
【０００２】
【従来の技術】従来、ＳＯＳ（シリコン−オン−サファ
イア）、ＳＩＭＯＸ（酸素イオン注入によるシリコン分
離）、およびＢＳＯＩ（張り合わせたＳＯＩ）などのＳ
ＯＩ基板上に作成したＳＯＩ・ＭＯＳＦＥＴ（ＳＯＩ・
金属酸化物電界トランジスタ）は、低電圧および高速度
で動作する利点がある。また、ＳＯＩ・ＭＯＳＦＥＴ
は、バルクＳｉ（バルクシリコン）上に作成したＢｕｌ
ｋ・ＭＯＳＦＥＴと比べて、レイアウト面積が小さい。
一方、Ｂｕｌｋ・ＭＯＳＦＥＴはゲート、ドレイン、ソ
ースおよび基板用の４端子を必要とするが、ＳＯＩ・Ｍ
ＯＳＦＥＴは，ゲート、ドレインおよびソース用の３端
子しか必要としない。このことから、ＳＯＩ・ＭＯＳＦ
ＥＴは、浮遊体（フローティングボディ）素子として機
能する。
イア）、ＳＩＭＯＸ（酸素イオン注入によるシリコン分
離）、およびＢＳＯＩ（張り合わせたＳＯＩ）などのＳ
ＯＩ基板上に作成したＳＯＩ・ＭＯＳＦＥＴ（ＳＯＩ・
金属酸化物電界トランジスタ）は、低電圧および高速度
で動作する利点がある。また、ＳＯＩ・ＭＯＳＦＥＴ
は、バルクＳｉ（バルクシリコン）上に作成したＢｕｌ
ｋ・ＭＯＳＦＥＴと比べて、レイアウト面積が小さい。
一方、Ｂｕｌｋ・ＭＯＳＦＥＴはゲート、ドレイン、ソ
ースおよび基板用の４端子を必要とするが、ＳＯＩ・Ｍ
ＯＳＦＥＴは，ゲート、ドレインおよびソース用の３端
子しか必要としない。このことから、ＳＯＩ・ＭＯＳＦ
ＥＴは、浮遊体（フローティングボディ）素子として機
能する。
【０００３】図４は従来例１のＭＯＳＦＥＴの構成断面
とその等価回路を示す図である。図１において、図４
（ａ）はＳＯＩ・ＮＭＯＳＦＥＴの構成断面とその等価
回路を示し、図４（ｂ）はＢｕｌｋ・ＮＭＯＳＦＥＴの
構成断面とその等価回路を示す。また、図４（ａ）及び
図４（ｂ）に示す等価回路は寄生バイポーラＮＰＮトラ
ンジスタを示し、衝突電離電流発生器Ｉｉを含でいる。
とその等価回路を示す図である。図１において、図４
（ａ）はＳＯＩ・ＮＭＯＳＦＥＴの構成断面とその等価
回路を示し、図４（ｂ）はＢｕｌｋ・ＮＭＯＳＦＥＴの
構成断面とその等価回路を示す。また、図４（ａ）及び
図４（ｂ）に示す等価回路は寄生バイポーラＮＰＮトラ
ンジスタを示し、衝突電離電流発生器Ｉｉを含でいる。
【０００４】Ｂｕｌｋ・ＭＯＳＦＥＴにおいては、バイ
ポーラトランジスタのベース端子Ｂは、基板端子Ｂに接
続されており、基板・ソース接合は反転バイアスとなっ
ている。その結果、バイポーラトランジスタは、ＭＯＳ
ＦＥＴ動作に対し非常に小さな効果しかもたらさない。
ポーラトランジスタのベース端子Ｂは、基板端子Ｂに接
続されており、基板・ソース接合は反転バイアスとなっ
ている。その結果、バイポーラトランジスタは、ＭＯＳ
ＦＥＴ動作に対し非常に小さな効果しかもたらさない。
【０００５】ＳＯＩ・ＭＯＳＦＥＴにおいては、寄生バ
イポーラベースは浮遊しているトランジスタ本体のベー
スである。正常動作において、ドレイン接合で発生する
衝突電離電流発生器Ｉｉは、寄生バイポーラトランジス
タのベース電流として作用し、正のフィードバック効果
を生じ、ＭＯＳＦＥＴの電気的特性を損なう。特に、短
チャネル効果およびドレイン・ソース間降伏電圧を低下
させるので、この寄生バイポーラ効果は、ＭＯＳＦＥＴ
の集積化に対し重大な制限を加える。サブハーフミクロ
ン以下のチャネルサイズ（チャネル長＜０．３５μｍ）
を有するＳＯＩ・ＭＯＳＦＥＴにおいては、ドレイン・
ソース降伏電圧は、約ＢＶｄss≒２.５Ｖが通常であ
る。その結果、最大供給電圧は、Ｖddmax≒２Ｖと制限
されるので、Ｖdd≒３Ｖ仕様のＳＯＩ・ＭＯＳＦＥＴの
使用を妨げる。
イポーラベースは浮遊しているトランジスタ本体のベー
スである。正常動作において、ドレイン接合で発生する
衝突電離電流発生器Ｉｉは、寄生バイポーラトランジス
タのベース電流として作用し、正のフィードバック効果
を生じ、ＭＯＳＦＥＴの電気的特性を損なう。特に、短
チャネル効果およびドレイン・ソース間降伏電圧を低下
させるので、この寄生バイポーラ効果は、ＭＯＳＦＥＴ
の集積化に対し重大な制限を加える。サブハーフミクロ
ン以下のチャネルサイズ（チャネル長＜０．３５μｍ）
を有するＳＯＩ・ＭＯＳＦＥＴにおいては、ドレイン・
ソース降伏電圧は、約ＢＶｄss≒２.５Ｖが通常であ
る。その結果、最大供給電圧は、Ｖddmax≒２Ｖと制限
されるので、Ｖdd≒３Ｖ仕様のＳＯＩ・ＭＯＳＦＥＴの
使用を妨げる。
【０００６】この制限を改善する方法として：従来例１
のＳＯＩ・ＭＯＳＦＥＴを適用する場合、チャネル領域
をより厚いトップＳｉ膜上に形成し、チャネル領域を固
定したポテンシャルに結び付けるため本体接合を用い
る。この素子はバルクＳｉ素子のように機能し、浮遊本
体効果および寄生バイポーラ効果を抑制して、ドレイン
・ソース間降伏電圧の低下を防止する。
のＳＯＩ・ＭＯＳＦＥＴを適用する場合、チャネル領域
をより厚いトップＳｉ膜上に形成し、チャネル領域を固
定したポテンシャルに結び付けるため本体接合を用い
る。この素子はバルクＳｉ素子のように機能し、浮遊本
体効果および寄生バイポーラ効果を抑制して、ドレイン
・ソース間降伏電圧の低下を防止する。
【０００７】従来例２として、特開平５−２１８４２５
号公報に記載されたＭＯＳＦＥＴが提案される。図５は
従来例２のＭＯＳＦＥＴの構成断面とドレイン電流・電
圧特性を示す図である。図５（ａ）は従来例２のＭＯＳ
ＦＥＴの構成を示す断面図であり、このＭＯＳＦＥＴ
は、共通のドレインを電気的に浮遊させて２つのＳＯＩ
・ＭＯＳＦＥＴを直列に接続することによって構成され
ている。ＭＯＳＦＥＴのチャネル長は、図５（ａ）に示
すようにｄである。
号公報に記載されたＭＯＳＦＥＴが提案される。図５は
従来例２のＭＯＳＦＥＴの構成断面とドレイン電流・電
圧特性を示す図である。図５（ａ）は従来例２のＭＯＳ
ＦＥＴの構成を示す断面図であり、このＭＯＳＦＥＴ
は、共通のドレインを電気的に浮遊させて２つのＳＯＩ
・ＭＯＳＦＥＴを直列に接続することによって構成され
ている。ＭＯＳＦＥＴのチャネル長は、図５（ａ）に示
すようにｄである。
【０００８】詳しくは、シリコン基板１１上に形成され
た絶縁膜１２の上にｎ形能動層（浮遊Ｎ形領域）１３
と、このｎ形能動層１３を挟んで対向するｐ形能動層１
４、Ｐ形能動層１５とで能動層を構成する。ｎ形のドレ
イン領域１９の接合近傍で発生した電子・正孔対のう
ち、ｐ形を担うキャリアがｎ形の能動層１３に注入され
るが、ｎ形の能動層１３の不純物濃度はｎ形のソース領
域１８と比較して通常４桁程度低く、逆注入するｎ形の
キャリア量が著しく抑制される。また、１７はゲート電
極、２０は絶縁膜，２１はソース電極、２２はドレイン
電極である。
た絶縁膜１２の上にｎ形能動層（浮遊Ｎ形領域）１３
と、このｎ形能動層１３を挟んで対向するｐ形能動層１
４、Ｐ形能動層１５とで能動層を構成する。ｎ形のドレ
イン領域１９の接合近傍で発生した電子・正孔対のう
ち、ｐ形を担うキャリアがｎ形の能動層１３に注入され
るが、ｎ形の能動層１３の不純物濃度はｎ形のソース領
域１８と比較して通常４桁程度低く、逆注入するｎ形の
キャリア量が著しく抑制される。また、１７はゲート電
極、２０は絶縁膜，２１はソース電極、２２はドレイン
電極である。
【０００９】従って、従来例２のＭＯＳＦＥＴによれ
ば、寄生バイポーラ効果によるソース・ドレイン間耐圧
の劣化が抑制される。また、図５（ｂ）は、図５（ａ）
に示すＭＯＳＦＥＴの構成において、ゲート幅をＬ１＝
Ｌ２＝０.３５μｍに設定したときのドレイン電流・電
圧特性（Ｉd−Ｖds特性）を示す図である。
ば、寄生バイポーラ効果によるソース・ドレイン間耐圧
の劣化が抑制される。また、図５（ｂ）は、図５（ａ）
に示すＭＯＳＦＥＴの構成において、ゲート幅をＬ１＝
Ｌ２＝０.３５μｍに設定したときのドレイン電流・電
圧特性（Ｉd−Ｖds特性）を示す図である。
【００１０】従来例３として、参考文献１（［１］Ｍ．
Ｈ．ガオ他：「室温および液体ヘリウム温度におけるＳ
ＯＩ・ＭＯＳＦＥＴのキンクを抑制するためのデュアル
ＭＯＳＦＥＴ構造」、１９９０年ＩＥＥＥＳＯＩ会議、
１３−１４ページ）に記載されたＭＯＳＦＥＴが提案さ
れる。
Ｈ．ガオ他：「室温および液体ヘリウム温度におけるＳ
ＯＩ・ＭＯＳＦＥＴのキンクを抑制するためのデュアル
ＭＯＳＦＥＴ構造」、１９９０年ＩＥＥＥＳＯＩ会議、
１３−１４ページ）に記載されたＭＯＳＦＥＴが提案さ
れる。
【００１１】図６は従来例３のＭＯＳＦＥＴの構成断
面、レイアウト、及びドレイン電流・電圧特性を示す図
である。基本的には、２つのＭＯＳＦＥＴが直列にそし
て電気的に接続された構成であり、図５（ａ）に示すＭ
ＯＳＦＥＴの構成と同等である。図６（ａ）はデュアル
素子の構成断面図を示し、２つのＮＭＯＳＦＥＴが直列
に接続され形成される。図６（ｂ）はデュアル素子のレ
イアウトを示す平面図である。図６（ｃ）はシングル素
子のドレイン電流・電圧特性（点線で示す）とデュアル
素子のドレイン電流・電圧特性（実線で示す）を示す図
である。
面、レイアウト、及びドレイン電流・電圧特性を示す図
である。基本的には、２つのＭＯＳＦＥＴが直列にそし
て電気的に接続された構成であり、図５（ａ）に示すＭ
ＯＳＦＥＴの構成と同等である。図６（ａ）はデュアル
素子の構成断面図を示し、２つのＮＭＯＳＦＥＴが直列
に接続され形成される。図６（ｂ）はデュアル素子のレ
イアウトを示す平面図である。図６（ｃ）はシングル素
子のドレイン電流・電圧特性（点線で示す）とデュアル
素子のドレイン電流・電圧特性（実線で示す）を示す図
である。
【００１２】図６（ｃ）に示す点線のドレイン電流・電
圧特性に示すように、入力ゲート電圧Ｖgsに対するドレ
インの飽和電流Ｉdが、あるソース・ドレイン電圧Ｖds
を境に増加することを、「キンク」効果という。この
「キンク」効果は、ドレインに隣接するトップチャネル
がソース・ドレインパンチスルーレジームに入る時に発
生する。図６（ｃ）の実線で示すドレイン電流・電圧特
性は、一方のトランジスタのチャネル長を大きくするこ
とにより、「キンク」効果を低減している。図６（ｄ）
は２素子のゲート幅、Ｌ１＝０.８μｍ、Ｌ２＝０.３５
μｍとして設定したときのドレイン電流・電圧特性であ
り、ドレイン電流・電圧特性における「キンク」効果
（キンク電流）を低減している。
圧特性に示すように、入力ゲート電圧Ｖgsに対するドレ
インの飽和電流Ｉdが、あるソース・ドレイン電圧Ｖds
を境に増加することを、「キンク」効果という。この
「キンク」効果は、ドレインに隣接するトップチャネル
がソース・ドレインパンチスルーレジームに入る時に発
生する。図６（ｃ）の実線で示すドレイン電流・電圧特
性は、一方のトランジスタのチャネル長を大きくするこ
とにより、「キンク」効果を低減している。図６（ｄ）
は２素子のゲート幅、Ｌ１＝０.８μｍ、Ｌ２＝０.３５
μｍとして設定したときのドレイン電流・電圧特性であ
り、ドレイン電流・電圧特性における「キンク」効果
（キンク電流）を低減している。
【００１３】
【発明が解決しようとする課題】しかしながら、従来例
１〜３のＳＯＩ・ＭＯＳＦＥＴ構造は、高密度集積回路
における使用を限定する欠点がある。 （１）従来例１において、厚いトップＳｉ膜上に作成し
たＳＯＩ・ＭＯＳＦＥＴは、短チャネル効果を損なう。
さらに、本体コンタクトの必要性はレイアウトを複雑化
させ、素子面積を増加させる。
１〜３のＳＯＩ・ＭＯＳＦＥＴ構造は、高密度集積回路
における使用を限定する欠点がある。 （１）従来例１において、厚いトップＳｉ膜上に作成し
たＳＯＩ・ＭＯＳＦＥＴは、短チャネル効果を損なう。
さらに、本体コンタクトの必要性はレイアウトを複雑化
させ、素子面積を増加させる。
【００１４】（２）従来例２において、図５（ａ）に示
すＭＯＳＦＥＴは、サブミクロンチャネル長の素子に装
備することは困難である。 ２−１）０.３５μｍのゲート長の素子にとっては、そ
れぞれのＰ形領域１４、１５のチャネル長は、ｄ≒０.
１μｍになると判断される。このチャネル長はＮ+型不
純物の水平方向拡散で制御されるので、制御は非常に困
難であり、電気的特性がバラツキやすい。 ２−２）さらに、従来例２のＭＯＳＦＥＴは、Ｐ型領域
１４、１５に対して同じチャネル長（Ｌ１＝Ｌ２＝０.
３５μｍ）で形成され、かつ、Ｖth１／Ｖth２＝１に設
定されるいるため、ドレイン電流・電圧特性において、
非常に大きなキンク電流が発生することが実験的に発見
された（図５（ｂ）参照）。
すＭＯＳＦＥＴは、サブミクロンチャネル長の素子に装
備することは困難である。 ２−１）０.３５μｍのゲート長の素子にとっては、そ
れぞれのＰ形領域１４、１５のチャネル長は、ｄ≒０.
１μｍになると判断される。このチャネル長はＮ+型不
純物の水平方向拡散で制御されるので、制御は非常に困
難であり、電気的特性がバラツキやすい。 ２−２）さらに、従来例２のＭＯＳＦＥＴは、Ｐ型領域
１４、１５に対して同じチャネル長（Ｌ１＝Ｌ２＝０.
３５μｍ）で形成され、かつ、Ｖth１／Ｖth２＝１に設
定されるいるため、ドレイン電流・電圧特性において、
非常に大きなキンク電流が発生することが実験的に発見
された（図５（ｂ）参照）。
【００１５】（３）従来例３において、図６（ｂ）に示
すように、デュアル素子のトランジスタのチャネル長を
調節することにより、「キンク」効果を減らすことがで
きる。これは、チャネル長が大きくなるとＩdが下がる
のでトランジスタ駆動電流が減少するからである。しか
しながら、この構造におけるゲート長は、Ｌ１／Ｌ２＝
０.８μｍ／０.３５μｍであり、Ｌ２を最小サイズとす
るとき、Ｌ１は大きい寸法（非最小サイズ）になるため
素子面積が増大するという問題がある。
すように、デュアル素子のトランジスタのチャネル長を
調節することにより、「キンク」効果を減らすことがで
きる。これは、チャネル長が大きくなるとＩdが下がる
のでトランジスタ駆動電流が減少するからである。しか
しながら、この構造におけるゲート長は、Ｌ１／Ｌ２＝
０.８μｍ／０.３５μｍであり、Ｌ２を最小サイズとす
るとき、Ｌ１は大きい寸法（非最小サイズ）になるため
素子面積が増大するという問題がある。
【００１６】本発明は以上の事情を考慮してなされたも
ので、例えば、ソース・ドレイン間耐圧の増大、ドレイ
ン電流・電圧特性におけるキンク効果の抑制、素子面積
の縮小化を可能にして高密度集積回路において適用され
るＳＯＩ・ＭＯＳ電界効果トランジスタを提供する。
ので、例えば、ソース・ドレイン間耐圧の増大、ドレイ
ン電流・電圧特性におけるキンク効果の抑制、素子面積
の縮小化を可能にして高密度集積回路において適用され
るＳＯＩ・ＭＯＳ電界効果トランジスタを提供する。
【００１７】
【課題を解決するための手段】本発明は、ＳＯＩ基板上
に形成された第１導電型のトップ半導体層と、前記トッ
プ半導体層に互いに隔てられて配置された第２導電型の
ソース領域およびドレイン領域と、ソース領域とドレイ
ン領域との間のトップ半導体層内にソース領域側から順
に水平方向に形成される第１チャネル領域、第２導電型
のフローティング領域、第２チャネル領域の各領域と、
前記第１および第２チャネル領域を制御するために第１
および第２チャネル領域の上に形成される二つのゲート
電極とを備えたＳＯＩ・ＭＯＳ電界効果トランジスタで
あって、Ｎ型ＭＯＳ電界効果トランジスタにおいては、
前記ソース領域およびフローティング領域およびドレイ
ン領域はＮ + となるように形成され、かつ第２チャネル
領域がｉ型又はＰ型となるように形成され、第１チャネ
ル領域が第２チャネル領域よりドーピング濃度が高いＰ
型となるように形成され、Ｐ型ＭＯＳ電界効果トランジ
スタにおいては、前記ソース領域およびフローティング
領域およびドレイン領域はＰ + となるように形成され、
かつ第２チャネル領域がｉ型又はＮ型となるように形成
され、第１チャネル領域が第２チャネル領域よりドーピ
ング濃度が高いＮ型となるように形成され、前記第２チ
ャネル領域のしきい電圧Ｖｔｈ２に対する前記第１チャ
ネル領域のしきい値電圧Ｖｔｈ１の比Ｖｔｈ１／Ｖｔｈ
２が４以上に設定されることを特徴とするＳＯＩ・ＭＯ
Ｓ電界効果トランジスタである。
に形成された第１導電型のトップ半導体層と、前記トッ
プ半導体層に互いに隔てられて配置された第２導電型の
ソース領域およびドレイン領域と、ソース領域とドレイ
ン領域との間のトップ半導体層内にソース領域側から順
に水平方向に形成される第１チャネル領域、第２導電型
のフローティング領域、第２チャネル領域の各領域と、
前記第１および第２チャネル領域を制御するために第１
および第２チャネル領域の上に形成される二つのゲート
電極とを備えたＳＯＩ・ＭＯＳ電界効果トランジスタで
あって、Ｎ型ＭＯＳ電界効果トランジスタにおいては、
前記ソース領域およびフローティング領域およびドレイ
ン領域はＮ + となるように形成され、かつ第２チャネル
領域がｉ型又はＰ型となるように形成され、第１チャネ
ル領域が第２チャネル領域よりドーピング濃度が高いＰ
型となるように形成され、Ｐ型ＭＯＳ電界効果トランジ
スタにおいては、前記ソース領域およびフローティング
領域およびドレイン領域はＰ + となるように形成され、
かつ第２チャネル領域がｉ型又はＮ型となるように形成
され、第１チャネル領域が第２チャネル領域よりドーピ
ング濃度が高いＮ型となるように形成され、前記第２チ
ャネル領域のしきい電圧Ｖｔｈ２に対する前記第１チャ
ネル領域のしきい値電圧Ｖｔｈ１の比Ｖｔｈ１／Ｖｔｈ
２が４以上に設定されることを特徴とするＳＯＩ・ＭＯ
Ｓ電界効果トランジスタである。
【００１８】本発明によれば、ＳＯＩ・ＭＯＳ電界効果
トランジスタを２つのチャネル領域を有するデュアルト
ランジスタで構成にすることにより、降伏電圧（ソース
・ドレイン間耐圧）を増大させることができる。また、
前記第１チャネル領域の濃度は前記ドレイン領域に隣接
する前記第２チャネル領域の濃度より高くして、前記第
１チャネルのしきい電圧Ｖth１より前記第２チャネルの
しきい電圧Ｖth２を低く設定することにより、ドレイン
電流・電圧特性（Ｉd−Ｖds特性）におけるキンク効果
を抑制する。
トランジスタを２つのチャネル領域を有するデュアルト
ランジスタで構成にすることにより、降伏電圧（ソース
・ドレイン間耐圧）を増大させることができる。また、
前記第１チャネル領域の濃度は前記ドレイン領域に隣接
する前記第２チャネル領域の濃度より高くして、前記第
１チャネルのしきい電圧Ｖth１より前記第２チャネルの
しきい電圧Ｖth２を低く設定することにより、ドレイン
電流・電圧特性（Ｉd−Ｖds特性）におけるキンク効果
を抑制する。
【００１９】前記第２チャネル領域は、イントリンシッ
ク型または非常に低いドーピング濃度のチャネルで形成
されることが好ましい。前記構成によれば、第２チャネ
ル領域のドーピング濃度は、例えば、１×１０ 14ｃｍ-3
以下に設定し、第１チャネル領域は、通常、ドーピング
濃度（約２×１０17ｃｍ-3（ボロン））のチャネルで形
成することにより、前記第２チャネル領域のしきい電圧
Ｖth２が、前記第１チャネルのしきい値電Ｖth１より低
く設定することができる。
ク型または非常に低いドーピング濃度のチャネルで形成
されることが好ましい。前記構成によれば、第２チャネ
ル領域のドーピング濃度は、例えば、１×１０ 14ｃｍ-3
以下に設定し、第１チャネル領域は、通常、ドーピング
濃度（約２×１０17ｃｍ-3（ボロン））のチャネルで形
成することにより、前記第２チャネル領域のしきい電圧
Ｖth２が、前記第１チャネルのしきい値電Ｖth１より低
く設定することができる。
【００２０】前記第１及び第２チャネル領域のチャネル
長が等しく形成されることが好ましい。前記構成によれ
ば、第１及び第２チャネル領域のチャネル長を同じ最小
サイズに形成することにより、ＳＯＩ・ＭＯＳＦＥＴの
素子面積を縮小することができる。
長が等しく形成されることが好ましい。前記構成によれ
ば、第１及び第２チャネル領域のチャネル長を同じ最小
サイズに形成することにより、ＳＯＩ・ＭＯＳＦＥＴの
素子面積を縮小することができる。
【００２１】
【００２２】
【００２３】
【発明の実施の形態】以下、図に示す実施例に基づいて
本発明を詳述する。なお、これによって本発明は限定さ
れるものでない。図１は本実施例のＳＯＩ・ＭＯＳＦＥ
Ｔの構成を示す断面図である。図１において、１はシリ
コン基板、２は厚さＴｂｏｘ（通常５０ｎｍから５００
ｎｍの間）の埋め込み酸化物であり、シリコン基板１上
に形成される。３は活性トランジスタの各領域が形成さ
れるトップＳｉ層であり、埋め込み酸化物２上に形成さ
れる。４ａ、４ｂはポリＳｉ層、ＭｏＳｉ2（モリブデ
ン・シリコン）、ＷＳｉ2（タングステン・シリコン）
などの耐熱性金属として形成されるゲート電極である。
５はソース領域、６はドレイン領域であり、それぞれの
領域には接続間（interconnect）抵抗を減らすため高濃
度にドーピングされている。
本発明を詳述する。なお、これによって本発明は限定さ
れるものでない。図１は本実施例のＳＯＩ・ＭＯＳＦＥ
Ｔの構成を示す断面図である。図１において、１はシリ
コン基板、２は厚さＴｂｏｘ（通常５０ｎｍから５００
ｎｍの間）の埋め込み酸化物であり、シリコン基板１上
に形成される。３は活性トランジスタの各領域が形成さ
れるトップＳｉ層であり、埋め込み酸化物２上に形成さ
れる。４ａ、４ｂはポリＳｉ層、ＭｏＳｉ2（モリブデ
ン・シリコン）、ＷＳｉ2（タングステン・シリコン）
などの耐熱性金属として形成されるゲート電極である。
５はソース領域、６はドレイン領域であり、それぞれの
領域には接続間（interconnect）抵抗を減らすため高濃
度にドーピングされている。
【００２４】Ｎ型ＭＯＳＦＥＴの場合については、ソー
ス領域５とドレイン領域６は、Ｎ+型として形成され
る。Ｎ+型ソース５・Ｐ型第１チャネル７・Ｎ+型フロー
ティング９・i型第２チャネル８・Ｎ+型ドレイン６の順
序で各領域がＮ+型ソース５とＮ+型ドレイン６間に挟ま
れ自己整合的に形成される。Ｐ型ＭＯＳＦＥＴの場合に
ついては、ソース領域５とドレイン領域６は、Ｐ+型と
して形成される。Ｐ+型ソース５・Ｎ型第１チャネル７
・Ｐ+型フローティング９・i型第２チャネル８・Ｐ+型
ドレイン６の順序で各領域がＰ+型ソース５とＰ+型ドレ
イン６間に挟まれ自己整合的に形成される。
ス領域５とドレイン領域６は、Ｎ+型として形成され
る。Ｎ+型ソース５・Ｐ型第１チャネル７・Ｎ+型フロー
ティング９・i型第２チャネル８・Ｎ+型ドレイン６の順
序で各領域がＮ+型ソース５とＮ+型ドレイン６間に挟ま
れ自己整合的に形成される。Ｐ型ＭＯＳＦＥＴの場合に
ついては、ソース領域５とドレイン領域６は、Ｐ+型と
して形成される。Ｐ+型ソース５・Ｎ型第１チャネル７
・Ｐ+型フローティング９・i型第２チャネル８・Ｐ+型
ドレイン６の順序で各領域がＰ+型ソース５とＰ+型ドレ
イン６間に挟まれ自己整合的に形成される。
【００２５】図１に示すように、ゲート電極は２つのゲ
ート電極４ａ、４ｂとに分離され、分離したゲート電極
４ａ、４ｂは、ソース領域５及びドレイン領域６と同じ
導電型の浮遊領域（フローティング）９によって分離さ
れた２つのチャネル領域７、８を制御する。
ート電極４ａ、４ｂとに分離され、分離したゲート電極
４ａ、４ｂは、ソース領域５及びドレイン領域６と同じ
導電型の浮遊領域（フローティング）９によって分離さ
れた２つのチャネル領域７、８を制御する。
【００２６】ソース領域５に隣接するチャネル領域７
は、ソース領域５と反対の導電型（Ｎ型ＭＯＳＦＥＴの
場合はＰ型）であり、通常のドーピングレベルは約２×
１０17ｃｍ-3（ボロン）である。ドレイン領域６に隣接
するチャネル領域８は、チャネル領域７に比べて非常に
低くドーピングされているか、イントリンシック型（ｉ
型）で形成され、チャネル領域８におけるドーピングレ
ベルは、１×１０14ｃｍ-3以下である。
は、ソース領域５と反対の導電型（Ｎ型ＭＯＳＦＥＴの
場合はＰ型）であり、通常のドーピングレベルは約２×
１０17ｃｍ-3（ボロン）である。ドレイン領域６に隣接
するチャネル領域８は、チャネル領域７に比べて非常に
低くドーピングされているか、イントリンシック型（ｉ
型）で形成され、チャネル領域８におけるドーピングレ
ベルは、１×１０14ｃｍ-3以下である。
【００２７】浮遊領域９は、ソース領域５、ドレイン領
域６と自己整合的に形成される。ドーピングレベルは同
じで１×１０20ｃｍ-3ある。また、浮遊領域９の幅は、
約０.４μｍである。ＭＯＳＦＥＴの構造は自己整合的
に形成されるので、不純物が水平方向に拡散しにくい。
このため素子特性がよく制御され再現性がある。
域６と自己整合的に形成される。ドーピングレベルは同
じで１×１０20ｃｍ-3ある。また、浮遊領域９の幅は、
約０.４μｍである。ＭＯＳＦＥＴの構造は自己整合的
に形成されるので、不純物が水平方向に拡散しにくい。
このため素子特性がよく制御され再現性がある。
【００２８】この素子構造は。電気的に２つのＭＯＳＦ
ＥＴの直列接続として機能する。この意味で、図５に示
す従来例２や図６に示す従来例３のＳＯＩ・ＭＯＳＦＥ
Ｔの構成に類似していが、本実施例のＭＯＳＦＥＴは、
以下のように構成される。 （１）同じ最小ゲート長のチャネル領域（ハーフトラン
ジスタ）を接続した分離ゲート構造のＭＯＳＦＥＴで構
成することによって、素子面積を最小化している。
ＥＴの直列接続として機能する。この意味で、図５に示
す従来例２や図６に示す従来例３のＳＯＩ・ＭＯＳＦＥ
Ｔの構成に類似していが、本実施例のＭＯＳＦＥＴは、
以下のように構成される。 （１）同じ最小ゲート長のチャネル領域（ハーフトラン
ジスタ）を接続した分離ゲート構造のＭＯＳＦＥＴで構
成することによって、素子面積を最小化している。
【００２９】例えば、Ｗ＝１０μｍの幅のトランジスタ
とする。今、同じ駆動電流、ゲート電圧Ｖgs＝ドレイン
電圧Ｖds＝４Ｖでドレイン電流Ｉd＝６ｍＡを得たいと
仮定する。このドレイン電流Ｉdを達成するために、図
６に示す従来例３では、Ｌ１＝０.８μｍ、Ｌ２＝０.３
５μｍ、Ｗｎ＝０.４μｍ、Ｉｄ＝６ｍＡでＷ＝１４μ
ｍとすると、面積＝（Ｌ１＋Ｌ２＋Ｗｎ）×Ｗであるか
ら、従来例３の面積＝２１.７μｍ2となる。図１に示す
本実施例では、Ｌ１＝０.３５μｍ、Ｌ２＝０.３５μ
ｍ、Ｗｎ＝０．４μｍ、Ｉｄ＝６ｍＡでＷ＝１０μｍと
すると、本実施例の面積＝１１μｍ2となる。従って、
面積は約半分に縮小することができる。このため、小さ
な面積で、高いソース・ドレイン間のパンチスルー降伏
電圧を有するＭＯＳＦＥＴを実現することができる。
とする。今、同じ駆動電流、ゲート電圧Ｖgs＝ドレイン
電圧Ｖds＝４Ｖでドレイン電流Ｉd＝６ｍＡを得たいと
仮定する。このドレイン電流Ｉdを達成するために、図
６に示す従来例３では、Ｌ１＝０.８μｍ、Ｌ２＝０.３
５μｍ、Ｗｎ＝０.４μｍ、Ｉｄ＝６ｍＡでＷ＝１４μ
ｍとすると、面積＝（Ｌ１＋Ｌ２＋Ｗｎ）×Ｗであるか
ら、従来例３の面積＝２１.７μｍ2となる。図１に示す
本実施例では、Ｌ１＝０.３５μｍ、Ｌ２＝０.３５μ
ｍ、Ｗｎ＝０．４μｍ、Ｉｄ＝６ｍＡでＷ＝１０μｍと
すると、本実施例の面積＝１１μｍ2となる。従って、
面積は約半分に縮小することができる。このため、小さ
な面積で、高いソース・ドレイン間のパンチスルー降伏
電圧を有するＭＯＳＦＥＴを実現することができる。
【００３０】（２）ドレイン領域６に隣接するチャネル
領域８は、低ドーピング領域、あるいはイントリンシッ
ク型で形成される。 （３）ソース領域５に隣接するチャネル領域７のドーピ
ング濃度を制御して、二つのしきい電圧をＶth１＞Ｖth
２になるよう調節することにより、Ｉdsat２＞Ｉdsat１
となる条件が得られる。本実施例ではチャネル領域７の
しきい電圧Ｖth１＝０.４Ｖ、チャネル領域８のしきい
電圧Ｖth２＝０.１Ｖに調節されている。これによっ
て、ドレイン電流・電圧特性におけるキンク電流を抑制
し、かつパンチスルー降伏電圧（ソース・ドレイン間耐
圧）の増大を図っている。
領域８は、低ドーピング領域、あるいはイントリンシッ
ク型で形成される。 （３）ソース領域５に隣接するチャネル領域７のドーピ
ング濃度を制御して、二つのしきい電圧をＶth１＞Ｖth
２になるよう調節することにより、Ｉdsat２＞Ｉdsat１
となる条件が得られる。本実施例ではチャネル領域７の
しきい電圧Ｖth１＝０.４Ｖ、チャネル領域８のしきい
電圧Ｖth２＝０.１Ｖに調節されている。これによっ
て、ドレイン電流・電圧特性におけるキンク電流を抑制
し、かつパンチスルー降伏電圧（ソース・ドレイン間耐
圧）の増大を図っている。
【００３１】この理由は、「キンク」効果を減少させ
る、あるいは排除するためには、トランジスタＴ１の飽
和電流Ｉdsat１は、ドレインに隣接するトランジスタＴ
２の飽和電流Ｉdsat２よりも小さくなければならない。
Ｉdsat２＜Ｉdsat１の場合、トランジスＴ２がアバラン
シェ（あるいはパンチスルー）モードで動作しており、
トランジスＴ１のＩdsat１が飽和しているとき、キンク
電流Ｉｋが発生する（図２（ａ）参照）。Ｉdsat２＞Ｉ
dsat１の場合、トランジスＴ１のＩdsat１が飽和してい
る間、トランジスタＴ２は常に３極管（Triode）、ある
いは飽和レジームで動作するので。キンク電流は発生し
ない。
る、あるいは排除するためには、トランジスタＴ１の飽
和電流Ｉdsat１は、ドレインに隣接するトランジスタＴ
２の飽和電流Ｉdsat２よりも小さくなければならない。
Ｉdsat２＜Ｉdsat１の場合、トランジスＴ２がアバラン
シェ（あるいはパンチスルー）モードで動作しており、
トランジスＴ１のＩdsat１が飽和しているとき、キンク
電流Ｉｋが発生する（図２（ａ）参照）。Ｉdsat２＞Ｉ
dsat１の場合、トランジスＴ１のＩdsat１が飽和してい
る間、トランジスタＴ２は常に３極管（Triode）、ある
いは飽和レジームで動作するので。キンク電流は発生し
ない。
【００３２】図２は本実施例のＳＯＩ・ＭＯＳＦＥＴの
キンク電流Ｉｋとしきい電圧比Ｖth１＞Ｖth２の関係を
示す図である。図２（ａ）はゲート長Ｌ１＝Ｌ２＝０.
３５μｍの分離ゲート構造のＳＯＩ・ＭＯＳＦＥＴのド
レイン電流・電圧特性におけるキンク電流Ｉｋを示す。
図２（ｂ）に示すように、このキンク電流Ｉｋを抑制す
るため、両方のチャネル領域７、チャネル領域８のしき
い電圧Ｖth１、Ｖth２は、Ｖth１＞Ｖth２の関係を満た
すべきであり、特に、Ｖth１／Ｖth２比が４以上になれ
ば有効であることが理解できる。本実施例ではチャネル
領域７のしきい電圧Ｖth１＝０.４Ｖ、チャネル領域８
のしきい電圧Ｖth２＝０.１Ｖに調節されている。
キンク電流Ｉｋとしきい電圧比Ｖth１＞Ｖth２の関係を
示す図である。図２（ａ）はゲート長Ｌ１＝Ｌ２＝０.
３５μｍの分離ゲート構造のＳＯＩ・ＭＯＳＦＥＴのド
レイン電流・電圧特性におけるキンク電流Ｉｋを示す。
図２（ｂ）に示すように、このキンク電流Ｉｋを抑制す
るため、両方のチャネル領域７、チャネル領域８のしき
い電圧Ｖth１、Ｖth２は、Ｖth１＞Ｖth２の関係を満た
すべきであり、特に、Ｖth１／Ｖth２比が４以上になれ
ば有効であることが理解できる。本実施例ではチャネル
領域７のしきい電圧Ｖth１＝０.４Ｖ、チャネル領域８
のしきい電圧Ｖth２＝０.１Ｖに調節されている。
【００３３】図３は本実施例のＳＯＩ・ＭＯＳＦＥＴの
ドレイン電流・電圧特性を示す図である。ゲート長、Ｌ
１＝Ｌ２＝０.３５μｍの分離ゲート構造のＳＯＩ・Ｍ
ＯＳＦＥＴのドレイン電流・電圧特性を示すものである
が、「キンク」効果を排除している。ソース領域５の近
くのチャネル領域７は約２×１０17ｃｍ-3（ボロン）の
ドーピング濃度、一方、ドレイン領域６に隣接するチャ
ネル領域８はドーピングなしのチャネル領域またはイン
トリンシック型で形成することにより、ドレイン領域６
に隣接するチャネル領域８（ハーフトランジスタ）が、
ソース領域５に隣接するチャネル領域７（ハーフトラン
ジスタ）よりも高い電流で駆動されるよう構成されてい
る。
ドレイン電流・電圧特性を示す図である。ゲート長、Ｌ
１＝Ｌ２＝０.３５μｍの分離ゲート構造のＳＯＩ・Ｍ
ＯＳＦＥＴのドレイン電流・電圧特性を示すものである
が、「キンク」効果を排除している。ソース領域５の近
くのチャネル領域７は約２×１０17ｃｍ-3（ボロン）の
ドーピング濃度、一方、ドレイン領域６に隣接するチャ
ネル領域８はドーピングなしのチャネル領域またはイン
トリンシック型で形成することにより、ドレイン領域６
に隣接するチャネル領域８（ハーフトランジスタ）が、
ソース領域５に隣接するチャネル領域７（ハーフトラン
ジスタ）よりも高い電流で駆動されるよう構成されてい
る。
【００３４】前記構成によれば、デュアルドーピング
（dual-doped）されたチャネル領域を別々のゲート電極
ポテンシャルによって制御することができるＳＯＩ・Ｍ
ＯＳ電界効果トランジスタを提供することができる。ド
レイン領域に隣接する低ドーピングのチャネル領域と、
ソース領域に隣接するチャネル領域のドーピング濃度を
調節することにより、駆動電流を減少させることなく
「キンク」効果を抑制することができる。小さな素子面
積で、高いソース・ドレイン間パンチスルー電圧を有す
るトランジスタを実現することができ、かつ高い駆動電
流を達成することができる。従って、一般的なＩＣへの
応用に必要な高電圧インターフェイス回路を実現するの
に有用である。また、ＩＣの低電圧ＳＯＩ回路、Ｉ／Ｏ
回路などの各回路を、個々に最適化することができる。
ＭＯＳＦＥＴの各領域の形成において、横方向の拡散で
幅を制御するのでなく自己整合的に形成しているので素
子特性の再現性がよい。
（dual-doped）されたチャネル領域を別々のゲート電極
ポテンシャルによって制御することができるＳＯＩ・Ｍ
ＯＳ電界効果トランジスタを提供することができる。ド
レイン領域に隣接する低ドーピングのチャネル領域と、
ソース領域に隣接するチャネル領域のドーピング濃度を
調節することにより、駆動電流を減少させることなく
「キンク」効果を抑制することができる。小さな素子面
積で、高いソース・ドレイン間パンチスルー電圧を有す
るトランジスタを実現することができ、かつ高い駆動電
流を達成することができる。従って、一般的なＩＣへの
応用に必要な高電圧インターフェイス回路を実現するの
に有用である。また、ＩＣの低電圧ＳＯＩ回路、Ｉ／Ｏ
回路などの各回路を、個々に最適化することができる。
ＭＯＳＦＥＴの各領域の形成において、横方向の拡散で
幅を制御するのでなく自己整合的に形成しているので素
子特性の再現性がよい。
【００３５】
【発明の効果】本発明によれば、ソース・ドレイン領域
間に二つのチャネル領域を形成してソース・ドレイン間
の耐圧の増大し、この二つのチャネル領域のドーピング
濃度をそれぞれ制御することにより二つのチャネル領域
のしきい電圧を調整してドレイン電流・電圧特性におけ
るキンク効果の抑制を可能にする。
間に二つのチャネル領域を形成してソース・ドレイン間
の耐圧の増大し、この二つのチャネル領域のドーピング
濃度をそれぞれ制御することにより二つのチャネル領域
のしきい電圧を調整してドレイン電流・電圧特性におけ
るキンク効果の抑制を可能にする。
【図１】本実施例のＳＯＩ・ＭＯＳＦＥＴの構成を示す
断面図である。
断面図である。
【図２】本実施例のＳＯＩ・ＭＯＳＦＥＴのキンク電流
Ｉｋとしきい電圧比Ｖth１／Ｖth２の関係を示す図であ
る。
Ｉｋとしきい電圧比Ｖth１／Ｖth２の関係を示す図であ
る。
【図３】本実施例のＳＯＩ・ＭＯＳＦＥＴのドレイン電
流・電圧特性を示す図である。
流・電圧特性を示す図である。
【図４】従来例１のＭＯＳＦＥＴの構成断面とその等価
回路を示す図である。
回路を示す図である。
【図５】従来例２のＭＯＳＦＥＴの構成断面とドレイン
電流・電圧特性を示す図である。
電流・電圧特性を示す図である。
【図６】従来例３のＭＯＳＦＥＴの構成断面、レイアウ
ト、及びドレイン電流・電圧特性を示す図である。
ト、及びドレイン電流・電圧特性を示す図である。
１ シリコン基板 ２ 埋め込み酸化物 ３ トップＳｉ層 ４ａ ゲート電極 ４ｂ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ チャネル領域 ８ チャネル領域 ９ 浮遊領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (3)
- 【請求項１】 ＳＯＩ基板上に形成された第１導電型の
トップ半導体層と、前記トップ半導体層に互いに隔てら
れて配置された第２導電型のソース領域およびドレイン
領域と、ソース領域とドレイン領域との間のトップ半導体層内に
ソース領域側から順に水平方向に形成される第１チャネ
ル領域、第２導電型のフローティング領域、第２チャネ
ル領域の各領域と、 前記第１および第２チャネル領域を制御するために第１
および第２チャネル領域の上に形成される二つのゲート
電極とを備えたＳＯＩ・ＭＯＳ電界効果トランジスタで
あって、 Ｎ型ＭＯＳ電界効果トランジスタにおいては、前記ソー
ス領域およびフローティング領域およびドレイン領域は
Ｎ + となるように形成され、かつ第２チャネル領域がｉ
型又はＰ型となるように形成され、第１チャネル領域が
第２チャネル領域よりドーピング濃度が高いＰ型となる
ように形成され、 Ｐ型ＭＯＳ電界効果トランジスタにおいては、前記ソー
ス領域およびフローティング領域およびドレイン領域は
Ｐ + となるように形成され、かつ第２チャネル領域がｉ
型又はＮ型となるように形成され、第１チャネル領域が
第２チャネル領域よりドーピング濃度が高いＮ型となる
ように形成され、 Ｎ型およびＰ型ＭＯＳ電界効果トランジスタのいずれの
場合も前記第２チャネル領域のしきい電圧Ｖｔｈ２に対
する前記第１チャネル領域のしきい値電圧Ｖｔｈ１の比
Ｖｔｈ１／Ｖｔｈ２が４以上に設定されることを特徴と
するＳＯＩ・ＭＯＳ電界効果トランジスタ。 - 【請求項２】 第２チャネル領域が、Ｎ型ＭＯＳ電界効
果トランジスタにおいてはｉ型又は１×１０ 14 ｃｍ -3 以
下のドーピング濃度であるＰ型となるように形成され、
Ｐ型ＭＯＳ電界効果トランジスタにおいてはｉ型又は１
×１０ 14 ｃｍ -3 以下のドーピング濃度であるＮ型となる
ように形成されたことを特徴とする請求項１に記載のＳ
ＯＩ・ＭＯＳ電界効果トランジスタ。 - 【請求項３】 前記第1及び第２チャネル領域のチャネ
ル長が等しく形成されることを特徴とする請求項１記載
のＳＯＩ・ＭＯＳ電界効果トランジスタ。
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