JP3413039B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にＳＯＩ基板を用いて形成されたＭＯＳトランジ
スタを有する半導体装置に関する。 【０００２】 【従来の技術】絶縁膜上にシリコン膜を形成してなるい
わゆるＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ構造
の基板（ＳＯＩ基板）は、高性能の半導体装置を実現で
きる基板として古くから研究の対象となっている。近年
のウェハ技術の発展にともないその応用方法が盛んに議
論されるようになってきた。 【０００３】ＳＯＩ基板を用いた高性能トランジスタの
１つとして、ＤＴＭＯＳ( DynamicThreshold Voltage M
OSFET) が提案されている(F.Assaderaghi 他著，IEEE
Electron Device Letters,vol.15,no.12,p.510,199
4.)。 【０００４】図１５、図１６に、それぞれ、従来のＤＴ
ＭＯＳの平面図、断面図を示す。このＤＴＭＯＳの構造
上の特徴は、ｐ+ 型ソース・ドレイン拡散層８４，８５
で挟まれた領域（ボディ領域）のｎ型シリコン層（ＳＯ
Ｉ層）８３が、ｎ型シリコン層８３に選択的に形成され
たｎ+ 拡散層（ボディ拡散層）９１に接続されているこ
とにある。 【０００５】これにより、ボディ領域のシリコン層８３
の電位が、基板電位に同期して変化するため、急峻なサ
ブスレショルド係数、低電圧時における低リーク電流、
高駆動能力を実現できる。 【０００６】なお、図中、８１はシリコン層（基板）、
８２は埋め込み酸化膜、８７はゲート酸化膜、８８はゲ
ート電極、８９，９０はソース・ドレイン電極、９２は
ボディ拡散層に設けられたボディ電極を示している。 【０００７】しかしながら、ＤＴＭＯＳを用いて、同一
導電型のゲート電極のＣＭＯＳトランジスタを構成する
と、以下のような問題が起こる。例えば、ゲート電極と
してｎ+ 型ポリシリコン膜を用いると、ｐチャネルＭＯ
Ｓトランジスタとｎ型チャネルもトランジスタのしきい
値電圧を同じにするために、ｐチャネルＭＯＳトランジ
スタのチャネル領域に、ＢＦ2 イオンなどのｐ型不純物
イオンを注入して、ｐ型埋め込みチャネル層を形成する
必要がある。この結果、ｐ型埋め込みチャネル層とｎ型
シリコン層８３とにより、ｐｎ接合ができる。 【０００８】ここで、ｐｎ接合による空乏層がｎ型シリ
コン層８３の底面、つまり、埋め込み酸化膜８２にまで
達すると、ボディ拡散層の電位がボディ領域のｎ型シリ
コン層８３に与えられなくなるので、急峻なサブスレシ
ョルド係数などを実現できなくなる。 【０００９】一方、ＤＴＭＯＳに限らず、ＳＯＩ基板を
用いて形成したＭＯＳトランジスタにおいては、ＳＯＩ
層が薄いので、使用状態によっては、ゲート絶縁膜から
ＳＯＩ層の底面にまで空乏層が達し、トランジスタ動作
しなくなるという問題がある。 【００１０】 【発明が解決しようとする課題】上述の如く、ＳＯＩ基
板を用いて形成したＭＯＳトランジスタにおいては、Ｓ
ＯＩ層が薄いので、使用状態によっては、ＳＯＩ層の底
面にまで空乏層が達し、トランジスタ動作しなくなると
いう問題があった。 【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、確実にトランジスタ動
作するＳＯＩ基板に形成されたＭＯＳトランジスタを有
する半導体装置を提供することにある。 【００１２】 【課題を解決するための手段】 ［構成］ 上記目的を達成するために、本発明に係る半導体装置
は、絶縁層上に形成されたｐ型半導体層と、前記ｐ型半
導体層上にゲート絶縁膜を介して形成されたゲート電極
と、このゲート電極を挟むように前記ｐ型半導体層に形
成されたｎ型の１対のソース・ドレイン拡散層とを具備
するｎチャネルＭＯＳトランジスタと、前記ｐ型半導体
層に接続して形成されたｐ型拡散層と、前記絶縁層上に
形成されたｎ型半導体層と、前記ｎ型半導体層上にゲー
ト絶縁膜を介して形成されたゲート電極と、このゲート
電極を挟むように前記ｎ型半導体層に形成されたｐ型の
１対のソース・ドレイン拡散層と、前記ｐ型の１対のソ
ース・ドレイン拡散層で挟まれた領域の前記ｎ型半導体
層上に形成されたｐ型埋め込みチャネル層とを具備し、
前記ｎチャネルＭＯＳトランジスタとともに相補型ＭＯ
Ｓトランジスタを構成するｐチャネルＭＯＳトランジス
タと、前記ｎ型半導体層に接続して形成されたｎ型拡散
層とを備え、前記ｐ型の１対のソース・ドレイン拡散層
で挟まれた領域の前記ｎ型半導体層の厚さは、該ｎ型半
導体層と前記ｐ型埋め込みチャネル層とのｐｎ接合によ
って形成される空乏層の厚さよりも厚く、かつ、前記ｎ
型の１対のソース・ドレイン拡散層で挟まれた領域の前
記ｐ型半導体層の厚さは、前記ｐ型の１対のソース・ド
レイン拡散層で挟まれた領域の前記ｎ型半導体層の厚さ
と前記ｐ型埋め込みチャネル層の厚さを合計したものよ
りも薄いことを特徴とする。 【００１３】 【００１４】 【００１５】 【００１６】 【００１７】 【００１８】 【００１９】［作用］本発明によれば、 １対のソース・ドレイン拡散層で挟ま
れた領域（ボディ領域）の半導体層の厚さが、該半導体
層に形成される空乏層の厚さよりも厚いので、ゲート電
極の材料に関係なく、つまり、ゲート電極の材料の仕事
関数が大きくても、ＳＯＩ基板に形成したＭＯＳトラン
ジスタを確実にトランジスタ動作させることができる。 【００２０】また、本発明によれば、ボディ領域の半導
体層の厚さが空乏層の厚さよりも厚いことにより、半導
体層の表面に選択的に形成された高濃度の拡散層の電位
を、ボディ領域の半導体層に確実に伝達することができ
るので、急峻なＳ係数を実現できるようになる。 【００２１】また、本発明によれば、ｐ型半導体層が、
ｎ型半導体層の厚さとｐ型埋め込みチャネル層の厚さを
合計したものよりも薄いので、ｐ型半導体層にｎ型チャ
ネルＭＯＳトランジスタ、ｎ型半導体層にｐ型チャネル
ＭＯＳトランジスタを形成すれば、ｎ型チャネルＭＯＳ
トランジスタの耐圧をｐ型チャネルＭＯＳトランジスタ
のそれと同程度の高いものとすることができる。 【００２２】電子の衝突イオン化率は正孔のそれよりも
高いので、第１半導体層と第２半導体層が同じ厚さであ
る従来のＣＭＯＳトランジスタの場合には、ｎ型チャネ
ルＭＯＳトランジスタの耐圧はｐ型チャネルＭＯＳトラ
ンジスタのそれよりも低くなる。 【００２３】 【００２４】また、本発明によれば、ｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタとで同じ
ゲート材料であっても、埋め込みチャネル層の不純物濃
度を調整することにより、ｐチャネルＭＯＳトランジス
タとｎチャネルＭＯＳトランジスタとのしきい値電圧を
容易に同じにすることができる。 【００２５】また、ｎ型半導体層の厚さがｎ型半導体層
に形成される空乏層の厚さよりも厚いので、埋め込みチ
ャネル層が存在しても、ＳＯＩ基板に形成したＭＯＳト
ランジスタを確実にトランジスタ動作させることができ
る。 【００２６】 【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るｐチャネルＭＯＳトランジスタを示す図である。ま
た、図２、図３は、それぞれ図１のｐチャネルＭＯＳト
ランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。 【００２７】図中、１はシリコン層を示しており、この
シリコン層１上には、埋め込み酸化膜２を介してｎ型シ
リコン層３が設けられている。シリコン層１と埋め込み
酸化膜２とｎ型シリコン層３によりＳＯＩ基板が構成さ
れている。 【００２８】ＳＯＩ基板として、例えば、ＳＩＭＯＸ法
または張り合わせ法により形成されたものを用いる。ｎ
型シリコン層３上には、ゲート酸化膜７を介して、ゲー
ト電極８が配設されている。このゲート電極８を挟むよ
うにｎ型シリコン層３には、ｐ+ 型ソース・ドレイン拡
散層４，５が形成されている。 【００２９】これらのｐ+ 型ソース・ドレイン拡散層
４，５で挟まれた領域（ボディ領域）のｎ型シリコン層
３の表面には、ｐ型埋め込みチャネル層６が形成されて
いる。また、ｐ+ 型ソース・ドレイン拡散層４，５に
は、それぞれソース・ドレイン電極９，１０が設けられ
ている。 【００３０】また、ｎ型シリコン層３の表面には、ボデ
ィ領域のｎ型シリコン層３のｎ型シリコン層３につなが
ったｎ+ 型拡散層（ボディ拡散層）１１が選択的に形成
されている。このボディ拡散層１１にはボディ電極１２
が設けられている。 【００３１】本実施形態では、ｎ型ドーパントとして砒
素、ｐ型ドーパントとしてホウ素を用い、そして、これ
らのドーパントを図４に示すような濃度プロファイルが
得られるようにｎ型シリコン層３（ＳＯＩ層）に添加し
た。 【００３２】図５に、ドーパントの濃度プロファイルを
図４のように設定したときの、ｎ型シリコン層３（ＳＯ
Ｉ層）の電子濃度分布のゲート電圧依存性を示す。図か
ら、ＳＯＩ層の底部の電子濃度はゲート電圧に関係な
く、一定に保たれていることが分かる。 【００３３】これは、ｐ型埋め込みチャネル層６下のｎ
型シリコン層３の厚さが、ｎ型シリコン層３とｐ型埋め
込みチャネル層６とのｐｎ接合によって形成される空乏
層の厚さよりも厚いことを意味している。これにより、
ボディ拡散層１の電位をｎ型シリコン層３に伝達するこ
とができ、急峻なＳ係数を実現できるようになる。 【００３４】以上述べたように、本実施形態によれば、
ｎ型シリコン層３の厚さが、該ｎ型シリコン層３に形成
される空乏層の厚さよりも厚くすることにより、ボディ
拡散層１の電位がｎ型シリコン層３に確実に伝達される
ので、急峻なＳ係数を有するｐチャネルＭＯＳトランジ
スタを実現できるようになる。 【００３５】図６〜図８は、本実施形態の変形例を示す
図であり、それぞれ、図１〜図３に相当する図である。
なお、図１〜図３の素子と対応する部分には図１〜図３
と同一符号を付してある。 【００３６】これは発明をｎチャネルＭＯＳトランジス
タに適用した例で、基本的には、各層の導電型を逆に変
えたものである。また、ドーパントとしてホウ素、砒素
を用いた場合、ドーパントの濃度プロファイルは、基本
的には、上記ホウ素の濃度分布を図４の砒素のそれと
し、上記砒素の濃度分布を図４のホウ素のそれとすれば
よい。これにより、ｐチャネルＭＯＳトランジスタの場
合と同様に、ＳＯＩ層の厚さを空乏層の厚さよりも厚く
でき、急峻なＳ係数が得られる。 【００３７】なお、本実施形態では、埋め込みチャネル
層があるＭＯＳトランジスタについて説明したが、本発
明は埋め込みチャネル層がないＭＯＳトランジスタにつ
いても有効である。この場合、ゲート電極の材料に関係
なく、つまり、ゲート電極の材料の仕事関数が大きくて
も、ＳＯＩ基板に形成したＭＯＳトランジスタを確実に
トランジスタ動作させることができる。 （第２の実施形態）図９は、本発明の第２の実施形態に
係るＣＭＯＳトランジスタを示す平面図、図１０は、図
９のＣＭＯＳトランジスタのＡ−Ａ´断面図である。な
お、図１〜図３のｐチャネルＭＯＳトランジスタ、図６
〜図８のｎチャネルＭＯＳトランジスタと対応する部分
には、それぞれ、図１〜図３、図６〜図８と同一符号を
付し、詳細な説明は省略する。なお、図中、１３は素子
分離絶縁膜を示している。 【００３８】本実施形態の特徴は、ＣＭＯＳトランジス
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも薄くしたこと
にある。 【００３９】これにより、第１の実施形態で述べた効果
の他に、以下のような効果が得られる。電子の衝突イオ
ン化率は正孔のそれよりも高いので、ＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタとで等しい従来のＣＭＯＳトランジスタの
場合、ｎチャネルＭＯＳトランジスタの耐圧はｐチャネ
ルＭＯＳトランジスタのそれよりも低くなる。したがっ
て、従来構造の場合、素子の耐圧はｎチャネルＭＯＳト
ランジスタの耐圧により決定されてしまう。 【００４０】一方、ＭＯＳトランジスタの耐圧は、ＳＯ
Ｉ層の厚さが薄いほど高くなる。したがって、ｎチャネ
ルＭＯＳトランジスタのＳＯＩ層の厚さが、ｐチャネル
ＭＯＳトランジスタのＳＯＩ層の厚さよりも薄い、本実
施形態のＣＭＯＳトランジスタにおいては、ｎチャネル
ＭＯＳトランジスタの耐圧とｐチャネルＭＯＳトランジ
スタのそれとを等しくでき、従来よりも素子全体の耐圧
を高くできるようになる。 【００４１】また、ｐ型シリコン層の抵抗は、ｎ型シリ
コン層のそれの２倍程度あるが、本実施形態のｐ型シリ
コン層（ＳＯＩ層）３ａは相対的に厚いので、ｎチャネ
ルＭＯＳトランジスタの駆動力とｐチャネルＭＯＳトラ
ンジスタのそれとを等しくでき、従来よりも素子全体の
駆動力を高くできるようになる。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係るＣＭＯＳトランジスタを示す平面図である。ま
た、図１２は、図１１のＣＭＯＳトランジスタのＡ−Ａ
´断面図である。なお、図１〜図３のｐチャネルＭＯＳ
トランジスタ、図６〜図８のｎチャネルＭＯＳトランジ
スタと対応する部分には、それぞれ、図１〜図３、図６
〜図８と同一符号を付し、詳細な説明は省略する。な
お、図中、１３は素子分離絶縁膜を示している。 【００４２】本実施形態の特徴は、ＣＭＯＳトランジス
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも厚くしたこと
にある。 【００４３】これにより、第１の実施形態で述べた効果
の他に、以下のような効果が得られる。ｐ型シリコン層
中のドーパント（例えばホウ素）の拡散係数は、一般
に、ｎ型シリコン層中のドーパント（例えば砒素）のそ
れよりも大きいため、ｐチャネルＭＯＳトランジスタ
は、ｎチャネルＭＯＳトランジスタに比べて、短チャネ
ル効果が起こりやすい。 【００４４】一方、ＭＯＳトランジスタの短チャネル効
果は、ＳＯＩ層の厚さが薄いほど抑制される。したがっ
て、ｐチャネルＭＯＳトランジスタのＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタのＳＯＩ層の厚さよ
りも薄い、本実施形態のＣＭＯＳトランジスタにおいて
は、ｐチャネルＭＯＳトランジスタの短チャネル効果を
ｎチャネルＭＯＳトランジスタのそれと同程度に抑制で
き、従来よりも素子全体における短チャネル効果の影響
を小さくできるようになる。 【００４５】この結果、ｐチャネルＭＯＳトランジスタ
のゲート長をｎチャネルＭＯＳトランジスタのそれと同
程度まで微細化でき、高集積化に有利なＣＭＯＳトラン
ジスタを実現できるようになる。 【００４６】次にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタとで厚さの異なるＳＯＩ層の
形成方法について説明する。まず、図１３（ａ）に示す
ように、ＳＯＩ層に素子分離絶縁膜１３を形成し、第１
のＭＯＳトランジスタを形成するためのシリコン層１９
と、第１のＭＯＳトランジスタとは逆導電型チャネルの
第２のＭＯＳトランジスタを形成するためのシリコン層
２０とにＳＯＩ層を分離する。素子分離絶縁膜１３は熱
酸化によって形成する。 【００４７】次に同図（ａ）に示すように、シリコン層
２０上に酸化膜２１を形成する。酸化膜２１の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に熱酸化によって酸化膜を形成した後
に、フォトリソグラフィとエッチングを用いて、シリコ
ン層１９上の上記酸化膜を選択的に除去する。 【００４８】次に図１３（ｂ）に示すように、酸化膜２
１をマスクにして、シリコン層１９上にシリコン層２２
を選択的にエピタキシャル成長させる。最後に、酸化膜
２１を除去して、シリコン層１９とシリコン層２２から
なる厚いＳＯＩ層と、シリコン層２０のみからなる薄い
ＳＯＩ層が完成する。 【００４９】このような２つのＳＯＩ層に、それぞれｐ
チャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラン
ジスタを通常のＣＭＯＳプロセスに従って形成すること
により、第２や第３の実施形態のＣＭＯＳトランジスタ
が得られる。 【００５０】次にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタとで厚さの異なる他のＳＯＩ
層の形成方法について説明する。まず、図１４（ａ）に
示すように、ＳＯＩ層に素子分離絶縁膜１３を形成し、
第１のＭＯＳトランジスタを形成するためのシリコン層
１９と、第１のＭＯＳトランジスタとは逆導電型チャネ
ルの第２のＭＯＳトランジスタを形成するためのシリコ
ン層２０とにＳＯＩ層を分離する。素子分離絶縁膜１３
は熱酸化によって形成する。ここまで、先の方法と同じ
である。 【００５１】次に同図（ａ）に示すように、シリコン層
１９上に窒化膜２３を形成する。窒化膜２３の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に窒化膜を形成した後に、フォトリソグ
ラフィとエッチングを用いて、シリコン層２０上の上記
窒化膜を選択的に除去する。 【００５２】次に図１４（ｂ）に示すように、窒化膜２
３をマスクにして、シリコン層２０の表面を酸化して酸
化膜を形成した後、この酸化膜を除去する。この結果、
シリコン層２０の厚さは薄くなる。このとき、所定の厚
さまで薄くならなかったら、所定の厚さになるまで上記
酸化・除去工程を繰り返す。 【００５３】最後に、窒化膜２１を除去して、元の厚さ
のシリコン層１９からなるＳＯＩ層と、表面が除去され
たシリコン層２２からなる薄いＳＯＩ層が完成する。こ
のような２つのＳＯＩ層に、それぞれｐチャネルＭＯＳ
トランジスタ、ｎチャネルＭＯＳトランジスタを通常の
ＣＭＯＳプロセスに従って形成することにより、第２や
第３の実施形態のＣＭＯＳトランジスタが得られる。 【００５４】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、半導体層の
主成分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳ
ＯＩ基板の場合について説明したが、本発明は他の材料
系のＳＯＩ(Semiconductor On Insulator)基板にも適用
可能である。また、ＳＯＳ基板のように、埋め込み酸化
膜のないタイプのＳＯＩ基板を用いてもよい。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。 【００５５】 【発明の効果】以上詳述したように、本発明によれば、
ＳＯＩ層の厚さを該ＳＯＩ層に形成される空乏層の厚さ
よりも厚くすることにより、ＳＯＩ基板に形成したＭＯ
Ｓトランジスタを確実にトランジスタ動作させることが
できる。 【００５６】また、本発明によれば、ＣＭＯＳトランジ
スタを構成するｎチャネルＭＯＳトランジスタのＳＯＩ
層の厚さを、ｐチャネルＭＯＳトランジスタのそれより
薄くすることにより、２つのＭＯＳトランジスタの間で
耐圧が異なるなどの素子特性の違いを改善できるように
なる。
り、特にＳＯＩ基板を用いて形成されたＭＯＳトランジ
スタを有する半導体装置に関する。 【０００２】 【従来の技術】絶縁膜上にシリコン膜を形成してなるい
わゆるＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ構造
の基板（ＳＯＩ基板）は、高性能の半導体装置を実現で
きる基板として古くから研究の対象となっている。近年
のウェハ技術の発展にともないその応用方法が盛んに議
論されるようになってきた。 【０００３】ＳＯＩ基板を用いた高性能トランジスタの
１つとして、ＤＴＭＯＳ( DynamicThreshold Voltage M
OSFET) が提案されている(F.Assaderaghi 他著，IEEE
Electron Device Letters,vol.15,no.12,p.510,199
4.)。 【０００４】図１５、図１６に、それぞれ、従来のＤＴ
ＭＯＳの平面図、断面図を示す。このＤＴＭＯＳの構造
上の特徴は、ｐ+ 型ソース・ドレイン拡散層８４，８５
で挟まれた領域（ボディ領域）のｎ型シリコン層（ＳＯ
Ｉ層）８３が、ｎ型シリコン層８３に選択的に形成され
たｎ+ 拡散層（ボディ拡散層）９１に接続されているこ
とにある。 【０００５】これにより、ボディ領域のシリコン層８３
の電位が、基板電位に同期して変化するため、急峻なサ
ブスレショルド係数、低電圧時における低リーク電流、
高駆動能力を実現できる。 【０００６】なお、図中、８１はシリコン層（基板）、
８２は埋め込み酸化膜、８７はゲート酸化膜、８８はゲ
ート電極、８９，９０はソース・ドレイン電極、９２は
ボディ拡散層に設けられたボディ電極を示している。 【０００７】しかしながら、ＤＴＭＯＳを用いて、同一
導電型のゲート電極のＣＭＯＳトランジスタを構成する
と、以下のような問題が起こる。例えば、ゲート電極と
してｎ+ 型ポリシリコン膜を用いると、ｐチャネルＭＯ
Ｓトランジスタとｎ型チャネルもトランジスタのしきい
値電圧を同じにするために、ｐチャネルＭＯＳトランジ
スタのチャネル領域に、ＢＦ2 イオンなどのｐ型不純物
イオンを注入して、ｐ型埋め込みチャネル層を形成する
必要がある。この結果、ｐ型埋め込みチャネル層とｎ型
シリコン層８３とにより、ｐｎ接合ができる。 【０００８】ここで、ｐｎ接合による空乏層がｎ型シリ
コン層８３の底面、つまり、埋め込み酸化膜８２にまで
達すると、ボディ拡散層の電位がボディ領域のｎ型シリ
コン層８３に与えられなくなるので、急峻なサブスレシ
ョルド係数などを実現できなくなる。 【０００９】一方、ＤＴＭＯＳに限らず、ＳＯＩ基板を
用いて形成したＭＯＳトランジスタにおいては、ＳＯＩ
層が薄いので、使用状態によっては、ゲート絶縁膜から
ＳＯＩ層の底面にまで空乏層が達し、トランジスタ動作
しなくなるという問題がある。 【００１０】 【発明が解決しようとする課題】上述の如く、ＳＯＩ基
板を用いて形成したＭＯＳトランジスタにおいては、Ｓ
ＯＩ層が薄いので、使用状態によっては、ＳＯＩ層の底
面にまで空乏層が達し、トランジスタ動作しなくなると
いう問題があった。 【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、確実にトランジスタ動
作するＳＯＩ基板に形成されたＭＯＳトランジスタを有
する半導体装置を提供することにある。 【００１２】 【課題を解決するための手段】 ［構成］ 上記目的を達成するために、本発明に係る半導体装置
は、絶縁層上に形成されたｐ型半導体層と、前記ｐ型半
導体層上にゲート絶縁膜を介して形成されたゲート電極
と、このゲート電極を挟むように前記ｐ型半導体層に形
成されたｎ型の１対のソース・ドレイン拡散層とを具備
するｎチャネルＭＯＳトランジスタと、前記ｐ型半導体
層に接続して形成されたｐ型拡散層と、前記絶縁層上に
形成されたｎ型半導体層と、前記ｎ型半導体層上にゲー
ト絶縁膜を介して形成されたゲート電極と、このゲート
電極を挟むように前記ｎ型半導体層に形成されたｐ型の
１対のソース・ドレイン拡散層と、前記ｐ型の１対のソ
ース・ドレイン拡散層で挟まれた領域の前記ｎ型半導体
層上に形成されたｐ型埋め込みチャネル層とを具備し、
前記ｎチャネルＭＯＳトランジスタとともに相補型ＭＯ
Ｓトランジスタを構成するｐチャネルＭＯＳトランジス
タと、前記ｎ型半導体層に接続して形成されたｎ型拡散
層とを備え、前記ｐ型の１対のソース・ドレイン拡散層
で挟まれた領域の前記ｎ型半導体層の厚さは、該ｎ型半
導体層と前記ｐ型埋め込みチャネル層とのｐｎ接合によ
って形成される空乏層の厚さよりも厚く、かつ、前記ｎ
型の１対のソース・ドレイン拡散層で挟まれた領域の前
記ｐ型半導体層の厚さは、前記ｐ型の１対のソース・ド
レイン拡散層で挟まれた領域の前記ｎ型半導体層の厚さ
と前記ｐ型埋め込みチャネル層の厚さを合計したものよ
りも薄いことを特徴とする。 【００１３】 【００１４】 【００１５】 【００１６】 【００１７】 【００１８】 【００１９】［作用］本発明によれば、 １対のソース・ドレイン拡散層で挟ま
れた領域（ボディ領域）の半導体層の厚さが、該半導体
層に形成される空乏層の厚さよりも厚いので、ゲート電
極の材料に関係なく、つまり、ゲート電極の材料の仕事
関数が大きくても、ＳＯＩ基板に形成したＭＯＳトラン
ジスタを確実にトランジスタ動作させることができる。 【００２０】また、本発明によれば、ボディ領域の半導
体層の厚さが空乏層の厚さよりも厚いことにより、半導
体層の表面に選択的に形成された高濃度の拡散層の電位
を、ボディ領域の半導体層に確実に伝達することができ
るので、急峻なＳ係数を実現できるようになる。 【００２１】また、本発明によれば、ｐ型半導体層が、
ｎ型半導体層の厚さとｐ型埋め込みチャネル層の厚さを
合計したものよりも薄いので、ｐ型半導体層にｎ型チャ
ネルＭＯＳトランジスタ、ｎ型半導体層にｐ型チャネル
ＭＯＳトランジスタを形成すれば、ｎ型チャネルＭＯＳ
トランジスタの耐圧をｐ型チャネルＭＯＳトランジスタ
のそれと同程度の高いものとすることができる。 【００２２】電子の衝突イオン化率は正孔のそれよりも
高いので、第１半導体層と第２半導体層が同じ厚さであ
る従来のＣＭＯＳトランジスタの場合には、ｎ型チャネ
ルＭＯＳトランジスタの耐圧はｐ型チャネルＭＯＳトラ
ンジスタのそれよりも低くなる。 【００２３】 【００２４】また、本発明によれば、ｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタとで同じ
ゲート材料であっても、埋め込みチャネル層の不純物濃
度を調整することにより、ｐチャネルＭＯＳトランジス
タとｎチャネルＭＯＳトランジスタとのしきい値電圧を
容易に同じにすることができる。 【００２５】また、ｎ型半導体層の厚さがｎ型半導体層
に形成される空乏層の厚さよりも厚いので、埋め込みチ
ャネル層が存在しても、ＳＯＩ基板に形成したＭＯＳト
ランジスタを確実にトランジスタ動作させることができ
る。 【００２６】 【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るｐチャネルＭＯＳトランジスタを示す図である。ま
た、図２、図３は、それぞれ図１のｐチャネルＭＯＳト
ランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。 【００２７】図中、１はシリコン層を示しており、この
シリコン層１上には、埋め込み酸化膜２を介してｎ型シ
リコン層３が設けられている。シリコン層１と埋め込み
酸化膜２とｎ型シリコン層３によりＳＯＩ基板が構成さ
れている。 【００２８】ＳＯＩ基板として、例えば、ＳＩＭＯＸ法
または張り合わせ法により形成されたものを用いる。ｎ
型シリコン層３上には、ゲート酸化膜７を介して、ゲー
ト電極８が配設されている。このゲート電極８を挟むよ
うにｎ型シリコン層３には、ｐ+ 型ソース・ドレイン拡
散層４，５が形成されている。 【００２９】これらのｐ+ 型ソース・ドレイン拡散層
４，５で挟まれた領域（ボディ領域）のｎ型シリコン層
３の表面には、ｐ型埋め込みチャネル層６が形成されて
いる。また、ｐ+ 型ソース・ドレイン拡散層４，５に
は、それぞれソース・ドレイン電極９，１０が設けられ
ている。 【００３０】また、ｎ型シリコン層３の表面には、ボデ
ィ領域のｎ型シリコン層３のｎ型シリコン層３につなが
ったｎ+ 型拡散層（ボディ拡散層）１１が選択的に形成
されている。このボディ拡散層１１にはボディ電極１２
が設けられている。 【００３１】本実施形態では、ｎ型ドーパントとして砒
素、ｐ型ドーパントとしてホウ素を用い、そして、これ
らのドーパントを図４に示すような濃度プロファイルが
得られるようにｎ型シリコン層３（ＳＯＩ層）に添加し
た。 【００３２】図５に、ドーパントの濃度プロファイルを
図４のように設定したときの、ｎ型シリコン層３（ＳＯ
Ｉ層）の電子濃度分布のゲート電圧依存性を示す。図か
ら、ＳＯＩ層の底部の電子濃度はゲート電圧に関係な
く、一定に保たれていることが分かる。 【００３３】これは、ｐ型埋め込みチャネル層６下のｎ
型シリコン層３の厚さが、ｎ型シリコン層３とｐ型埋め
込みチャネル層６とのｐｎ接合によって形成される空乏
層の厚さよりも厚いことを意味している。これにより、
ボディ拡散層１の電位をｎ型シリコン層３に伝達するこ
とができ、急峻なＳ係数を実現できるようになる。 【００３４】以上述べたように、本実施形態によれば、
ｎ型シリコン層３の厚さが、該ｎ型シリコン層３に形成
される空乏層の厚さよりも厚くすることにより、ボディ
拡散層１の電位がｎ型シリコン層３に確実に伝達される
ので、急峻なＳ係数を有するｐチャネルＭＯＳトランジ
スタを実現できるようになる。 【００３５】図６〜図８は、本実施形態の変形例を示す
図であり、それぞれ、図１〜図３に相当する図である。
なお、図１〜図３の素子と対応する部分には図１〜図３
と同一符号を付してある。 【００３６】これは発明をｎチャネルＭＯＳトランジス
タに適用した例で、基本的には、各層の導電型を逆に変
えたものである。また、ドーパントとしてホウ素、砒素
を用いた場合、ドーパントの濃度プロファイルは、基本
的には、上記ホウ素の濃度分布を図４の砒素のそれと
し、上記砒素の濃度分布を図４のホウ素のそれとすれば
よい。これにより、ｐチャネルＭＯＳトランジスタの場
合と同様に、ＳＯＩ層の厚さを空乏層の厚さよりも厚く
でき、急峻なＳ係数が得られる。 【００３７】なお、本実施形態では、埋め込みチャネル
層があるＭＯＳトランジスタについて説明したが、本発
明は埋め込みチャネル層がないＭＯＳトランジスタにつ
いても有効である。この場合、ゲート電極の材料に関係
なく、つまり、ゲート電極の材料の仕事関数が大きくて
も、ＳＯＩ基板に形成したＭＯＳトランジスタを確実に
トランジスタ動作させることができる。 （第２の実施形態）図９は、本発明の第２の実施形態に
係るＣＭＯＳトランジスタを示す平面図、図１０は、図
９のＣＭＯＳトランジスタのＡ−Ａ´断面図である。な
お、図１〜図３のｐチャネルＭＯＳトランジスタ、図６
〜図８のｎチャネルＭＯＳトランジスタと対応する部分
には、それぞれ、図１〜図３、図６〜図８と同一符号を
付し、詳細な説明は省略する。なお、図中、１３は素子
分離絶縁膜を示している。 【００３８】本実施形態の特徴は、ＣＭＯＳトランジス
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも薄くしたこと
にある。 【００３９】これにより、第１の実施形態で述べた効果
の他に、以下のような効果が得られる。電子の衝突イオ
ン化率は正孔のそれよりも高いので、ＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタとで等しい従来のＣＭＯＳトランジスタの
場合、ｎチャネルＭＯＳトランジスタの耐圧はｐチャネ
ルＭＯＳトランジスタのそれよりも低くなる。したがっ
て、従来構造の場合、素子の耐圧はｎチャネルＭＯＳト
ランジスタの耐圧により決定されてしまう。 【００４０】一方、ＭＯＳトランジスタの耐圧は、ＳＯ
Ｉ層の厚さが薄いほど高くなる。したがって、ｎチャネ
ルＭＯＳトランジスタのＳＯＩ層の厚さが、ｐチャネル
ＭＯＳトランジスタのＳＯＩ層の厚さよりも薄い、本実
施形態のＣＭＯＳトランジスタにおいては、ｎチャネル
ＭＯＳトランジスタの耐圧とｐチャネルＭＯＳトランジ
スタのそれとを等しくでき、従来よりも素子全体の耐圧
を高くできるようになる。 【００４１】また、ｐ型シリコン層の抵抗は、ｎ型シリ
コン層のそれの２倍程度あるが、本実施形態のｐ型シリ
コン層（ＳＯＩ層）３ａは相対的に厚いので、ｎチャネ
ルＭＯＳトランジスタの駆動力とｐチャネルＭＯＳトラ
ンジスタのそれとを等しくでき、従来よりも素子全体の
駆動力を高くできるようになる。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係るＣＭＯＳトランジスタを示す平面図である。ま
た、図１２は、図１１のＣＭＯＳトランジスタのＡ−Ａ
´断面図である。なお、図１〜図３のｐチャネルＭＯＳ
トランジスタ、図６〜図８のｎチャネルＭＯＳトランジ
スタと対応する部分には、それぞれ、図１〜図３、図６
〜図８と同一符号を付し、詳細な説明は省略する。な
お、図中、１３は素子分離絶縁膜を示している。 【００４２】本実施形態の特徴は、ＣＭＯＳトランジス
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも厚くしたこと
にある。 【００４３】これにより、第１の実施形態で述べた効果
の他に、以下のような効果が得られる。ｐ型シリコン層
中のドーパント（例えばホウ素）の拡散係数は、一般
に、ｎ型シリコン層中のドーパント（例えば砒素）のそ
れよりも大きいため、ｐチャネルＭＯＳトランジスタ
は、ｎチャネルＭＯＳトランジスタに比べて、短チャネ
ル効果が起こりやすい。 【００４４】一方、ＭＯＳトランジスタの短チャネル効
果は、ＳＯＩ層の厚さが薄いほど抑制される。したがっ
て、ｐチャネルＭＯＳトランジスタのＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタのＳＯＩ層の厚さよ
りも薄い、本実施形態のＣＭＯＳトランジスタにおいて
は、ｐチャネルＭＯＳトランジスタの短チャネル効果を
ｎチャネルＭＯＳトランジスタのそれと同程度に抑制で
き、従来よりも素子全体における短チャネル効果の影響
を小さくできるようになる。 【００４５】この結果、ｐチャネルＭＯＳトランジスタ
のゲート長をｎチャネルＭＯＳトランジスタのそれと同
程度まで微細化でき、高集積化に有利なＣＭＯＳトラン
ジスタを実現できるようになる。 【００４６】次にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタとで厚さの異なるＳＯＩ層の
形成方法について説明する。まず、図１３（ａ）に示す
ように、ＳＯＩ層に素子分離絶縁膜１３を形成し、第１
のＭＯＳトランジスタを形成するためのシリコン層１９
と、第１のＭＯＳトランジスタとは逆導電型チャネルの
第２のＭＯＳトランジスタを形成するためのシリコン層
２０とにＳＯＩ層を分離する。素子分離絶縁膜１３は熱
酸化によって形成する。 【００４７】次に同図（ａ）に示すように、シリコン層
２０上に酸化膜２１を形成する。酸化膜２１の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に熱酸化によって酸化膜を形成した後
に、フォトリソグラフィとエッチングを用いて、シリコ
ン層１９上の上記酸化膜を選択的に除去する。 【００４８】次に図１３（ｂ）に示すように、酸化膜２
１をマスクにして、シリコン層１９上にシリコン層２２
を選択的にエピタキシャル成長させる。最後に、酸化膜
２１を除去して、シリコン層１９とシリコン層２２から
なる厚いＳＯＩ層と、シリコン層２０のみからなる薄い
ＳＯＩ層が完成する。 【００４９】このような２つのＳＯＩ層に、それぞれｐ
チャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラン
ジスタを通常のＣＭＯＳプロセスに従って形成すること
により、第２や第３の実施形態のＣＭＯＳトランジスタ
が得られる。 【００５０】次にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタとで厚さの異なる他のＳＯＩ
層の形成方法について説明する。まず、図１４（ａ）に
示すように、ＳＯＩ層に素子分離絶縁膜１３を形成し、
第１のＭＯＳトランジスタを形成するためのシリコン層
１９と、第１のＭＯＳトランジスタとは逆導電型チャネ
ルの第２のＭＯＳトランジスタを形成するためのシリコ
ン層２０とにＳＯＩ層を分離する。素子分離絶縁膜１３
は熱酸化によって形成する。ここまで、先の方法と同じ
である。 【００５１】次に同図（ａ）に示すように、シリコン層
１９上に窒化膜２３を形成する。窒化膜２３の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に窒化膜を形成した後に、フォトリソグ
ラフィとエッチングを用いて、シリコン層２０上の上記
窒化膜を選択的に除去する。 【００５２】次に図１４（ｂ）に示すように、窒化膜２
３をマスクにして、シリコン層２０の表面を酸化して酸
化膜を形成した後、この酸化膜を除去する。この結果、
シリコン層２０の厚さは薄くなる。このとき、所定の厚
さまで薄くならなかったら、所定の厚さになるまで上記
酸化・除去工程を繰り返す。 【００５３】最後に、窒化膜２１を除去して、元の厚さ
のシリコン層１９からなるＳＯＩ層と、表面が除去され
たシリコン層２２からなる薄いＳＯＩ層が完成する。こ
のような２つのＳＯＩ層に、それぞれｐチャネルＭＯＳ
トランジスタ、ｎチャネルＭＯＳトランジスタを通常の
ＣＭＯＳプロセスに従って形成することにより、第２や
第３の実施形態のＣＭＯＳトランジスタが得られる。 【００５４】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、半導体層の
主成分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳ
ＯＩ基板の場合について説明したが、本発明は他の材料
系のＳＯＩ(Semiconductor On Insulator)基板にも適用
可能である。また、ＳＯＳ基板のように、埋め込み酸化
膜のないタイプのＳＯＩ基板を用いてもよい。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。 【００５５】 【発明の効果】以上詳述したように、本発明によれば、
ＳＯＩ層の厚さを該ＳＯＩ層に形成される空乏層の厚さ
よりも厚くすることにより、ＳＯＩ基板に形成したＭＯ
Ｓトランジスタを確実にトランジスタ動作させることが
できる。 【００５６】また、本発明によれば、ＣＭＯＳトランジ
スタを構成するｎチャネルＭＯＳトランジスタのＳＯＩ
層の厚さを、ｐチャネルＭＯＳトランジスタのそれより
薄くすることにより、２つのＭＯＳトランジスタの間で
耐圧が異なるなどの素子特性の違いを改善できるように
なる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るｐチャネルＭＯ
Ｓトランジスタを示す平面図 【図２】図１のｐチャネルＭＯＳトランジスタのＡ−Ａ
´断面図 【図３】図１のｐチャネルＭＯＳトランジスタのＢ−Ｂ
´断面図 【図４】ＳＯＩ層内のドーパントの濃度プロファイルを
示す図 【図５】ＳＯＩ層の電子濃度分布のゲート電圧依存性を
示す図 【図６】第１の実施形態の変形例を示す平面図 【図７】第１の実施形態の変形例を示す断面図 【図８】第１の実施形態の変形例を示す他の断面図 【図９】本発明の第２の実施形態に係るＣＭＯＳトラン
ジスタを示す平面図 【図１０】図９のＣＭＯＳトランジスタのＡ−Ａ´断面
図 【図１１】本発明の第３の実施形態に係るＣＭＯＳトラ
ンジスタを示す平面図 【図１２】図１１のＣＭＯＳトランジスタのＡ−Ａ´断
面図 【図１３】ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の形成方
法を示す工程断面図 【図１４】ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の他の形
成方法を示す工程断面図 【図１５】従来のＤＴＭＯＳを示す平面図 【図１６】図１５のＤＴＭＯＳのＡ−Ａ´断面図 【符号の説明】 １…シリコン層 ２…埋め込み酸化膜 ３…ｎ型シリコン層 ３ａ…ｐ型シリコン層 ４…ｐ+ 型ソース・ドレイン拡散層 ４ａ…ｎ+ 型ソース・ドレイン拡散層 ５…ｐ+ 型ソース・ドレイン拡散層 ５ａ…ｎ+ 型ソース・ドレイン拡散層 ６…ｐ型埋め込みチャネル層 ６ａ…ｎ型埋め込みチャネル層 ７…ゲート酸化膜 ８…ゲート電極 ９…ソース・ドレイン電極 １０…ソース・ドレイン電極 １１…ｎ+ 型拡散層（ボディ拡散層） １１ａ…ｐ+ 型型拡散層（ボディ拡散層） １２…ボディ電極 １９…シリコン層 ２０…シリコン層 ２１…酸化膜 ２２…シリコン層 ２３…窒化膜
Ｓトランジスタを示す平面図 【図２】図１のｐチャネルＭＯＳトランジスタのＡ−Ａ
´断面図 【図３】図１のｐチャネルＭＯＳトランジスタのＢ−Ｂ
´断面図 【図４】ＳＯＩ層内のドーパントの濃度プロファイルを
示す図 【図５】ＳＯＩ層の電子濃度分布のゲート電圧依存性を
示す図 【図６】第１の実施形態の変形例を示す平面図 【図７】第１の実施形態の変形例を示す断面図 【図８】第１の実施形態の変形例を示す他の断面図 【図９】本発明の第２の実施形態に係るＣＭＯＳトラン
ジスタを示す平面図 【図１０】図９のＣＭＯＳトランジスタのＡ−Ａ´断面
図 【図１１】本発明の第３の実施形態に係るＣＭＯＳトラ
ンジスタを示す平面図 【図１２】図１１のＣＭＯＳトランジスタのＡ−Ａ´断
面図 【図１３】ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の形成方
法を示す工程断面図 【図１４】ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の他の形
成方法を示す工程断面図 【図１５】従来のＤＴＭＯＳを示す平面図 【図１６】図１５のＤＴＭＯＳのＡ−Ａ´断面図 【符号の説明】 １…シリコン層 ２…埋め込み酸化膜 ３…ｎ型シリコン層 ３ａ…ｐ型シリコン層 ４…ｐ+ 型ソース・ドレイン拡散層 ４ａ…ｎ+ 型ソース・ドレイン拡散層 ５…ｐ+ 型ソース・ドレイン拡散層 ５ａ…ｎ+ 型ソース・ドレイン拡散層 ６…ｐ型埋め込みチャネル層 ６ａ…ｎ型埋め込みチャネル層 ７…ゲート酸化膜 ８…ゲート電極 ９…ソース・ドレイン電極 １０…ソース・ドレイン電極 １１…ｎ+ 型拡散層（ボディ拡散層） １１ａ…ｐ+ 型型拡散層（ボディ拡散層） １２…ボディ電極 １９…シリコン層 ２０…シリコン層 ２１…酸化膜 ２２…シリコン層 ２３…窒化膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−259259（ＪＰ，Ａ)
特開 平５−243510（ＪＰ，Ａ)
特開 昭62−232166（ＪＰ，Ａ)
特開 昭62−248255（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/092
Claims (1)
- (57)【特許請求の範囲】 【請求項１】絶縁層上に形成されたｐ型半導体層と、 前記ｐ型半導体層上にゲート絶縁膜を介して形成された
ゲート電極と、このゲート電極を挟むように前記ｐ型半
導体層に形成されたｎ型の１対のソース・ドレイン拡散
層とを具備するｎチャネルＭＯＳトランジスタと、 前記ｐ型半導体層に接続して形成されたｐ型拡散層と、 前記絶縁層上に形成されたｎ型半導体層と、 前記ｎ型半導体層上にゲート絶縁膜を介して形成された
ゲート電極と、このゲート電極を挟むように前記ｎ型半
導体層に形成されたｐ型の１対のソース・ドレイン拡散
層と、前記ｐ型の１対のソース・ドレイン拡散層で挟ま
れた領域の前記ｎ型半導体層上に形成されたｐ型埋め込
みチャネル層とを具備し、前記ｎチャネルＭＯＳトラン
ジスタとともに相補型ＭＯＳトランジスタを構成するｐ
チャネルＭＯＳトランジスタと、 前記ｎ型半導体層に接続して形成されたｎ型拡散層とを
備え、 前記ｐ型の１対のソース・ドレイン拡散層で挟まれた領
域の前記ｎ型半導体層の厚さは、該ｎ型半導体層と前記
ｐ型埋め込みチャネル層とのｐｎ接合によって形成され
る空乏層の厚さよりも厚く、かつ、前記ｎ型の１対のソ
ース・ドレイン拡散層で挟まれた領域の前記ｐ型半導体
層の厚さは、前記ｐ型の１対のソース・ドレイン拡散層
で挟まれた領域の前記ｎ型半導体層の厚さと前記ｐ型埋
め込みチャネル層の厚さを合計したものよりも薄いこと
を特徴とする半導体装置。
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|---|---|---|---|
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