JP2917931B2 - インバータ構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はインバータ構造に係
り、特にスタンバイ時の電力消費の殆どない低消費電力
特性を有するインバータ構造に関する。
り、特にスタンバイ時の電力消費の殆どない低消費電力
特性を有するインバータ構造に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣ）の基本構成回路
として、スタンバイ時の電力消費が殆どないインバータ
回路が、高集積化、低消費電力化を可能にする回路とし
て重要である。このようなインバータ回路としては、シ
リコン（Ｓｉ）半導体のＣＭＯＳ（complimentary Meta
l Oxide Semiconductor)回路が従来より知られている。
このＣＭＯＳ回路は、キャリアが電子のｎチャネルＭＯ
Ｓ(Metal Oxide Semiconductor) 型電界効果トランジス
タ(Field Effect Transistor) とキャリアが正孔である
ｐチャネルＭＯＳＦＥＴとが、互いのゲート電極同士が
入力端子に接続され、かつ、互いのドレイン電極同士が
出力端子に接続されて構成されている。
として、スタンバイ時の電力消費が殆どないインバータ
回路が、高集積化、低消費電力化を可能にする回路とし
て重要である。このようなインバータ回路としては、シ
リコン（Ｓｉ）半導体のＣＭＯＳ（complimentary Meta
l Oxide Semiconductor)回路が従来より知られている。
このＣＭＯＳ回路は、キャリアが電子のｎチャネルＭＯ
Ｓ(Metal Oxide Semiconductor) 型電界効果トランジス
タ(Field Effect Transistor) とキャリアが正孔である
ｐチャネルＭＯＳＦＥＴとが、互いのゲート電極同士が
入力端子に接続され、かつ、互いのドレイン電極同士が
出力端子に接続されて構成されている。
【０００３】このＣＭＯＳ回路は現在の大規模集積回路
（ＬＳＩ）の基本構成要素として良く知られており、そ
の動作原理から設計、使用方法まで公知の各種文献（例
えば、「ＣＭＯＳ ＶＬＳＩの設計の原理−システムの
視点から−」（Neil H.E.West & Kamran Eshraghian,"P
rinciples of CMOS VLSI Design:A System Perspectiv
e" の翻訳書、丸善株式会社出版）に詳しく述べられて
いる。
（ＬＳＩ）の基本構成要素として良く知られており、そ
の動作原理から設計、使用方法まで公知の各種文献（例
えば、「ＣＭＯＳ ＶＬＳＩの設計の原理−システムの
視点から−」（Neil H.E.West & Kamran Eshraghian,"P
rinciples of CMOS VLSI Design:A System Perspectiv
e" の翻訳書、丸善株式会社出版）に詳しく述べられて
いる。
【０００４】図５（ａ）は従来のインバータ構造である
ＣＭＯＳ回路の模式的断面構造図、同図（ｂ）はその回
路図を示す。ＣＭＯＳ回路は、ｐ型半導体基板１に形成
された、ｎ型の第１のソース領域３、ｎ型の第１のドレ
イン領域４、第１の絶縁ゲート膜５、第１のソース電極
６、第１のドレイン電極７及び第１のゲート電極８から
なるｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴと、ｎ型ウェル領
域２、ｐ型の第２のソース領域９、ｐ型の第２のドレイ
ン領域１０、第２の絶縁ゲート膜１１、第２のソース電
極１２、第２のドレイン電極１３、第２のゲート電極１
４からなるｐ型のＭＯＳＦＥＴ ｐ−ＦＥＴとから構成
されている。
ＣＭＯＳ回路の模式的断面構造図、同図（ｂ）はその回
路図を示す。ＣＭＯＳ回路は、ｐ型半導体基板１に形成
された、ｎ型の第１のソース領域３、ｎ型の第１のドレ
イン領域４、第１の絶縁ゲート膜５、第１のソース電極
６、第１のドレイン電極７及び第１のゲート電極８から
なるｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴと、ｎ型ウェル領
域２、ｐ型の第２のソース領域９、ｐ型の第２のドレイ
ン領域１０、第２の絶縁ゲート膜１１、第２のソース電
極１２、第２のドレイン電極１３、第２のゲート電極１
４からなるｐ型のＭＯＳＦＥＴ ｐ−ＦＥＴとから構成
されている。
【０００５】ｎ−ＦＥＴ及びｐ−ＦＥＴの各ゲート電極
８及び１４はそれぞれ共通に入力端子に接続されて入力
ＩＮが入力され、また第１のドレイン電極７及び第２の
ドレイン電極１３がそれぞれ共通に出力端子に接続さ
れ、第１のソース電極６はアース電位に接続され、第２
のソース電極１２は正の電源電圧Ｖｄｄに接続されてい
る。ここで、ｎ−ＦＥＴはゲート電位がソース電位に比
べて大きい時にソース・ドレイン間に電流が流れるオン
状態になり、小さい時はオフ状態になるよう設計されて
いる。ｐ−ＦＥＴはこの逆の特性となっている。
８及び１４はそれぞれ共通に入力端子に接続されて入力
ＩＮが入力され、また第１のドレイン電極７及び第２の
ドレイン電極１３がそれぞれ共通に出力端子に接続さ
れ、第１のソース電極６はアース電位に接続され、第２
のソース電極１２は正の電源電圧Ｖｄｄに接続されてい
る。ここで、ｎ−ＦＥＴはゲート電位がソース電位に比
べて大きい時にソース・ドレイン間に電流が流れるオン
状態になり、小さい時はオフ状態になるよう設計されて
いる。ｐ−ＦＥＴはこの逆の特性となっている。
【０００６】いま、入力電位ＩＮが正電位の場合には、
ｎ−ＦＥＴはソース・ドレイン間に反転層チャネルが形
成されてオン状態、ｐ−ＦＥＴはオフ状態になり、トラ
ンジスタに電流は流れず、出力電位ＯＵＴはアース電位
となる。また、入力電位ＩＮがアース電位の場合には、
ｐ−ＦＥＴ側に反転層チャネルが形成されてオン状態、
ｎ−ＦＥＴはオフ状態になり、やはりトランジスタに電
流が流れず、出力電位ＯＵＴは正電位となる。従って、
このＣＭＯＳ回路では電流を流すことなく、インバータ
動作をすることになる。
ｎ−ＦＥＴはソース・ドレイン間に反転層チャネルが形
成されてオン状態、ｐ−ＦＥＴはオフ状態になり、トラ
ンジスタに電流は流れず、出力電位ＯＵＴはアース電位
となる。また、入力電位ＩＮがアース電位の場合には、
ｐ−ＦＥＴ側に反転層チャネルが形成されてオン状態、
ｎ−ＦＥＴはオフ状態になり、やはりトランジスタに電
流が流れず、出力電位ＯＵＴは正電位となる。従って、
このＣＭＯＳ回路では電流を流すことなく、インバータ
動作をすることになる。
【０００７】
【発明が解決しようとする課題】従来のインバータ構造
のＣＭＯＳ回路は、上記の動作原理の説明から明らかな
ように、導電型の異なる独立な２つのトランジスタを用
いて構成されているため、図５（ａ）のように半導体基
板１の表面上にそれぞれの領域を確保する必要があり、
また、素子分離のために片方のトランジスタ側には基板
１の導電型と反対の導電型のウェルと呼ばれる領域２内
に作成する必要がある。このため、この従来回路は多く
の電力を消費する１つのトランジスタと１つの抵抗とか
らなるインバータ回路よりも小型な構成とすることがで
きず、高集積化が困難である。
のＣＭＯＳ回路は、上記の動作原理の説明から明らかな
ように、導電型の異なる独立な２つのトランジスタを用
いて構成されているため、図５（ａ）のように半導体基
板１の表面上にそれぞれの領域を確保する必要があり、
また、素子分離のために片方のトランジスタ側には基板
１の導電型と反対の導電型のウェルと呼ばれる領域２内
に作成する必要がある。このため、この従来回路は多く
の電力を消費する１つのトランジスタと１つの抵抗とか
らなるインバータ回路よりも小型な構成とすることがで
きず、高集積化が困難である。
【０００８】本発明は以上の点に鑑みなされたもので、
ＣＭＯＳ回路よりも高集積化可能な低消費電力型インバ
ータ構造を提供することを目的とする。
ＣＭＯＳ回路よりも高集積化可能な低消費電力型インバ
ータ構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記の目的を達
成するため、第１の導電型の半導体基板上に形成されて
おり、第１の導電型と逆導電型の第２の導電型の不純物
を高濃度に含み、縮退した半導体からなる共通ドレイン
領域と、共通ドレイン領域に対して離間対向して形成さ
れた第２の導電型の第１のソース領域と、共通ドレイン
領域に対して離間対向し、かつ、第１のソース領域の反
対側に形成された第２のソース領域と、共通ドレイン領
域と第１のソース領域の間の半導体基板表面上にまたが
る第１の絶縁性ゲート電極構造と、共通ドレイン領域と
第２のソース領域の間の基板表面にまたがって半導体基
板よりも高濃度に不純物を含み第１の導電型を有するチ
ャネル層と、チャネル層上に形成された第２の絶縁性ゲ
ート電極構造とを有する構成としたものである。
成するため、第１の導電型の半導体基板上に形成されて
おり、第１の導電型と逆導電型の第２の導電型の不純物
を高濃度に含み、縮退した半導体からなる共通ドレイン
領域と、共通ドレイン領域に対して離間対向して形成さ
れた第２の導電型の第１のソース領域と、共通ドレイン
領域に対して離間対向し、かつ、第１のソース領域の反
対側に形成された第２のソース領域と、共通ドレイン領
域と第１のソース領域の間の半導体基板表面上にまたが
る第１の絶縁性ゲート電極構造と、共通ドレイン領域と
第２のソース領域の間の基板表面にまたがって半導体基
板よりも高濃度に不純物を含み第１の導電型を有するチ
ャネル層と、チャネル層上に形成された第２の絶縁性ゲ
ート電極構造とを有する構成としたものである。
【００１０】本発明のインバータ構造では、ドレイン領
域を共通にして互いにチャネルの異なる２つのトランジ
スタを構成できるため、小さな占有面積でインバータ動
作する構造を実現できる。
域を共通にして互いにチャネルの異なる２つのトランジ
スタを構成できるため、小さな占有面積でインバータ動
作する構造を実現できる。
【００１１】ここで、第２のソース領域を第２の導電型
の不純物を高濃度に含み縮退した半導体からなる構成と
することが、第１のソース領域と同一の作製工程で作製
できるので工程数削減の点から望ましい。
の不純物を高濃度に含み縮退した半導体からなる構成と
することが、第１のソース領域と同一の作製工程で作製
できるので工程数削減の点から望ましい。
【００１２】また、本発明は半導体基板に代えて、表面
に所定の厚さで第１の導電型を有する半導体層が形成さ
れた絶縁性基板を用い、共通ドレイン領域は半導体層の
厚さと同じ厚さで形成することにより、２つのトランジ
スタが絶縁性基板の上に形成されるので、第１及び第２
のソース領域及び共通ドレイン領域の容量を小さくでき
る。
に所定の厚さで第１の導電型を有する半導体層が形成さ
れた絶縁性基板を用い、共通ドレイン領域は半導体層の
厚さと同じ厚さで形成することにより、２つのトランジ
スタが絶縁性基板の上に形成されるので、第１及び第２
のソース領域及び共通ドレイン領域の容量を小さくでき
る。
【００１３】更に、本発明は共通ドレイン領域と第１及
び第２のソース領域の間の半導体基板表面上にまたがる
共通絶縁性ゲート電極構造と、第１及び第２のソース領
域を結ぶ線上を避けた位置で、共通ドレイン領域に接続
されたドレイン電極を形成するようにしたため、２つの
トランジスタにそれぞれ絶縁性ゲート電極構造を設ける
場合に比し、共通ドレイン領域を狭くすることができ
る。
び第２のソース領域の間の半導体基板表面上にまたがる
共通絶縁性ゲート電極構造と、第１及び第２のソース領
域を結ぶ線上を避けた位置で、共通ドレイン領域に接続
されたドレイン電極を形成するようにしたため、２つの
トランジスタにそれぞれ絶縁性ゲート電極構造を設ける
場合に比し、共通ドレイン領域を狭くすることができ
る。
【００１４】
【発明の実施の形態】次に、本発明の各実施の形態につ
いて図面と共に説明する。
いて図面と共に説明する。
【００１５】（第１の実施の形態）図１（ａ）及び
（ｂ）は本発明になるインバータ構造の第１の実施の形
態の模式的断面図及び回路図を示す。同図中、図５
（ａ）及び（ｂ）と同一機能を果たす部分は同一符号を
付してある。このインバータ構造では、ｐ型半導体基板
１に形成された、ｎ型の第１のソース領域３、第１の絶
縁ゲート膜５、第１のソース電極６、第１のゲート電極
８、ｐ型の第２のソース領域９、第２の絶縁ゲート膜１
１、第２のソース電極１２、第２のゲート電極１４、高
濃度にｎ型不純物を含み縮退した半導体からなる共通ド
レイン領域１５、共通ドレイン領域１５とｐ型の第２の
ソース領域９との間の基板表面にまたがって半導体基板
１よりも高濃度に不純物を含みｐ型の導電型を有するチ
ャネル層１６、共通ドレイン領域１５上に形成される共
通ドレイン電極１７から構成されている。
（ｂ）は本発明になるインバータ構造の第１の実施の形
態の模式的断面図及び回路図を示す。同図中、図５
（ａ）及び（ｂ）と同一機能を果たす部分は同一符号を
付してある。このインバータ構造では、ｐ型半導体基板
１に形成された、ｎ型の第１のソース領域３、第１の絶
縁ゲート膜５、第１のソース電極６、第１のゲート電極
８、ｐ型の第２のソース領域９、第２の絶縁ゲート膜１
１、第２のソース電極１２、第２のゲート電極１４、高
濃度にｎ型不純物を含み縮退した半導体からなる共通ド
レイン領域１５、共通ドレイン領域１５とｐ型の第２の
ソース領域９との間の基板表面にまたがって半導体基板
１よりも高濃度に不純物を含みｐ型の導電型を有するチ
ャネル層１６、共通ドレイン領域１５上に形成される共
通ドレイン電極１７から構成されている。
【００１６】ここで、ｎ型の第１のソース領域３、第１
の絶縁ゲート膜５、第１のソース電極６、第１のゲート
電極８、共通ドレイン領域１５及び共通ドレイン電極１
７は、ｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴを構成してお
り、ｐ型の第２のソース領域９、第２の絶縁ゲート膜１
１、第２のソース電極１２、第２のゲート電極１４、共
通ドレイン領域１５、チャネル層１６、共通ドレイン電
極１７は、ｐ型のチャネルを有する表面トンネルトラン
ジスタ（ＳＴＴ；Surface Tunnel Transistor ）ｐ−Ｓ
ＴＴを構成している。
の絶縁ゲート膜５、第１のソース電極６、第１のゲート
電極８、共通ドレイン領域１５及び共通ドレイン電極１
７は、ｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴを構成してお
り、ｐ型の第２のソース領域９、第２の絶縁ゲート膜１
１、第２のソース電極１２、第２のゲート電極１４、共
通ドレイン領域１５、チャネル層１６、共通ドレイン電
極１７は、ｐ型のチャネルを有する表面トンネルトラン
ジスタ（ＳＴＴ；Surface Tunnel Transistor ）ｐ−Ｓ
ＴＴを構成している。
【００１７】上記の半導体基板１はｐ−Ｓｉ、第１のソ
ース領域３はｎ−Ｓｉ、第１の絶縁ゲート膜５は二酸化
シリコン（ＳｉＯ2）、第１のソース電極６はアルミニ
ウム（Ａｌ）、第１のゲート電極８はｎ型のポリシリコ
ン、第２のソース領域９はｐ+−Ｓｉ、第２の絶縁ゲー
ト膜１１はＳｉＯ2、第２のソース電極１２はＡｌ、第
２のゲート電極１４はｎ型のポリシリコン、共通ドレイ
ン領域１５はｎ+−Ｓｉ、チャネル層１６はｐ+- Ｓｉ、
共通ドレイン電極１７はＡｌを用い得る。
ース領域３はｎ−Ｓｉ、第１の絶縁ゲート膜５は二酸化
シリコン（ＳｉＯ2）、第１のソース電極６はアルミニ
ウム（Ａｌ）、第１のゲート電極８はｎ型のポリシリコ
ン、第２のソース領域９はｐ+−Ｓｉ、第２の絶縁ゲー
ト膜１１はＳｉＯ2、第２のソース電極１２はＡｌ、第
２のゲート電極１４はｎ型のポリシリコン、共通ドレイ
ン領域１５はｎ+−Ｓｉ、チャネル層１６はｐ+- Ｓｉ、
共通ドレイン電極１７はＡｌを用い得る。
【００１８】このインバータ構造を構成するｎ−ＦＥＴ
とｐ−ＳＴＴのうち、ｎ−ＦＥＴは従来のＣＭＯＳ回路
におけるｎ−ＦＥＴと同様の動作を行う。一方、ｐ−Ｓ
ＴＴは、ｐ+- Ｓｉチャネル層１６と縮退した半導体か
らなるｎ+- Ｓｉ共通ドレイン領域１５間にｐ+−ｎ+接
合が形成されている。
とｐ−ＳＴＴのうち、ｎ−ＦＥＴは従来のＣＭＯＳ回路
におけるｎ−ＦＥＴと同様の動作を行う。一方、ｐ−Ｓ
ＴＴは、ｐ+- Ｓｉチャネル層１６と縮退した半導体か
らなるｎ+- Ｓｉ共通ドレイン領域１５間にｐ+−ｎ+接
合が形成されている。
【００１９】ｐ+- Ｓｉチャネル層１６が縮退した半導
体となっていないときには、このｐ+−ｎ+接合には幅が
広くエネルギーの高い障壁が存在することになり、電流
は流れない。一方、ソース電圧に対して大きな負のゲー
ト電圧を印加すると、ｐ+-Ｓｉチャネル層１６には高濃
度の正孔が誘起され、縮退した半導体となる。このよう
な状況では、ｐ+−ｎ+接合は縮退した半導体同士からな
るトンネル接合となり、この接合をトンネル電流が流れ
るようになる。このように、ｐ−ＳＴＴにおいては、ゲ
ート電圧に対してｐチャネルＦＥＴと同様な動作をする
ことになる。
体となっていないときには、このｐ+−ｎ+接合には幅が
広くエネルギーの高い障壁が存在することになり、電流
は流れない。一方、ソース電圧に対して大きな負のゲー
ト電圧を印加すると、ｐ+-Ｓｉチャネル層１６には高濃
度の正孔が誘起され、縮退した半導体となる。このよう
な状況では、ｐ+−ｎ+接合は縮退した半導体同士からな
るトンネル接合となり、この接合をトンネル電流が流れ
るようになる。このように、ｐ−ＳＴＴにおいては、ゲ
ート電圧に対してｐチャネルＦＥＴと同様な動作をする
ことになる。
【００２０】このインバータ構造を用いて、図１（ｂ）
に示すような回路接続をすることにより、インバータ回
路を構成することができる。すなわち、ｎ−ＦＥＴのソ
ース電極６にアース電位を印加し、ｐ−ＳＴＴのソース
電極９を正電圧の電源Ｖｄｄに接続し、ゲート電極８及
び１４を共通接続して入力端子に接続し、共通ドレイン
電極１７を出力端子に接続する。
に示すような回路接続をすることにより、インバータ回
路を構成することができる。すなわち、ｎ−ＦＥＴのソ
ース電極６にアース電位を印加し、ｐ−ＳＴＴのソース
電極９を正電圧の電源Ｖｄｄに接続し、ゲート電極８及
び１４を共通接続して入力端子に接続し、共通ドレイン
電極１７を出力端子に接続する。
【００２１】この回路の動作について説明するに、入力
電圧がアース電位の場合は、ｎ−ＦＥＴのソース・ドレ
イン間が非導通状態となり、ｐ−ＳＴＴのソース・ドレ
イン間が導通状態になる。このため、ｎ−ＦＥＴとｐ−
ＳＴＴを通して流れる電流はなく、出力ＯＵＴは電源電
圧Ｖｄｄとなる。また、入力電圧が正電圧の場合は、ｎ
−ＦＥＴのソース・ドレイン間が導通状態、ｐ−ＳＴＴ
のソース・ドレイン間が非導通状態になる。このため、
ｎ−ＦＥＴとｐ−ＳＴＴを通して流れる電流はなく、出
力ＯＵＴはアース電位となる。
電圧がアース電位の場合は、ｎ−ＦＥＴのソース・ドレ
イン間が非導通状態となり、ｐ−ＳＴＴのソース・ドレ
イン間が導通状態になる。このため、ｎ−ＦＥＴとｐ−
ＳＴＴを通して流れる電流はなく、出力ＯＵＴは電源電
圧Ｖｄｄとなる。また、入力電圧が正電圧の場合は、ｎ
−ＦＥＴのソース・ドレイン間が導通状態、ｐ−ＳＴＴ
のソース・ドレイン間が非導通状態になる。このため、
ｎ−ＦＥＴとｐ−ＳＴＴを通して流れる電流はなく、出
力ＯＵＴはアース電位となる。
【００２２】従って、この実施の形態のインバータ構造
も、従来のＣＭＯＳ回路と同様な回路動作を実現でき
る。しかも、この実施の形態は、共通ドレイン領域１５
を設けることで従来のＣＭＯＳ構造に比べてウェル部と
１つのドレイン領域が除去された構造を有しているた
め、従来よりも小さな専有面積で回路が構成でき、集積
度を増加させることが容易になる。
も、従来のＣＭＯＳ回路と同様な回路動作を実現でき
る。しかも、この実施の形態は、共通ドレイン領域１５
を設けることで従来のＣＭＯＳ構造に比べてウェル部と
１つのドレイン領域が除去された構造を有しているた
め、従来よりも小さな専有面積で回路が構成でき、集積
度を増加させることが容易になる。
【００２３】（第２の実施の形態）図２（ａ）及び
（ｂ）は本発明になるインバータ構造の第２の実施の形
態の模式的断面図及び回路図を示す。同図中、図１
（ａ）及び（ｂ）と同一機能を果たす部分は同一符号を
付してある。このインバータ構造では、ｐ型半導体基板
１に形成された、ｎ型の第１のソース領域３、第１の絶
縁ゲート膜５、第１のソース電極６、第１のゲート電極
８、第２の絶縁ゲート膜１１、第２のソース電極１２、
第２のゲート電極１４、高濃度にｎ型不純物を含み縮退
した半導体からなる共通ドレイン領域１５、共通ドレイ
ン領域１５とｐ型の第２のソース領域１８との間の基板
表面にまたがって半導体基板１よりも高濃度に不純物を
含みｐ型の導電型を有するチャネル層１６、共通ドレイ
ン領域１５上に形成される共通ドレイン電極１７、高濃
度にｎ型不純物を含み縮退した半導体からなる第２のソ
ース領域１８から構成されている。
（ｂ）は本発明になるインバータ構造の第２の実施の形
態の模式的断面図及び回路図を示す。同図中、図１
（ａ）及び（ｂ）と同一機能を果たす部分は同一符号を
付してある。このインバータ構造では、ｐ型半導体基板
１に形成された、ｎ型の第１のソース領域３、第１の絶
縁ゲート膜５、第１のソース電極６、第１のゲート電極
８、第２の絶縁ゲート膜１１、第２のソース電極１２、
第２のゲート電極１４、高濃度にｎ型不純物を含み縮退
した半導体からなる共通ドレイン領域１５、共通ドレイ
ン領域１５とｐ型の第２のソース領域１８との間の基板
表面にまたがって半導体基板１よりも高濃度に不純物を
含みｐ型の導電型を有するチャネル層１６、共通ドレイ
ン領域１５上に形成される共通ドレイン電極１７、高濃
度にｎ型不純物を含み縮退した半導体からなる第２のソ
ース領域１８から構成されている。
【００２４】ここで、ｎ型の第１のソース領域３、第１
の絶縁ゲート膜５、第１のソース電極６、第１のゲート
電極８、共通ドレイン領域１５及び共通ドレイン電極１
７は、ｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴを構成してお
り、第２の絶縁ゲート膜１１、ｐ型の第２のソース電極
１２、第２のゲート電極１４、共通ドレイン領域１５、
チャネル層１６、共通ドレイン電極１７及び第２のソー
ス領域１８は、ｐ型のチャネルを有するソース・ドレイ
ン対称構造の表面トンネルトランジスタ（ｐ−Ｓ−ＳＴ
Ｔ）を構成している。
の絶縁ゲート膜５、第１のソース電極６、第１のゲート
電極８、共通ドレイン領域１５及び共通ドレイン電極１
７は、ｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴを構成してお
り、第２の絶縁ゲート膜１１、ｐ型の第２のソース電極
１２、第２のゲート電極１４、共通ドレイン領域１５、
チャネル層１６、共通ドレイン電極１７及び第２のソー
ス領域１８は、ｐ型のチャネルを有するソース・ドレイ
ン対称構造の表面トンネルトランジスタ（ｐ−Ｓ−ＳＴ
Ｔ）を構成している。
【００２５】上記の半導体基板１はｐ−Ｓｉ、第１のソ
ース領域３はｎ−Ｓｉ、第１の絶縁ゲート膜５はＳｉＯ
2、第１のソース電極６はＡｌ、第１のゲート電極８は
ｎ型のポリシリコン、第２のソース領域１８はｎ+−Ｓ
ｉ、第２の絶縁ゲート膜１１はＳｉＯ2、第２のソース
電極１２はＡｌ、第２のゲート電極１４はｎ型のポリシ
リコン、共通ドレイン領域１５はｎ+−Ｓｉ、チャネル
層１６はｐ+- Ｓｉ、共通ドレイン電極１７はＡｌを用
い得る。
ース領域３はｎ−Ｓｉ、第１の絶縁ゲート膜５はＳｉＯ
2、第１のソース電極６はＡｌ、第１のゲート電極８は
ｎ型のポリシリコン、第２のソース領域１８はｎ+−Ｓ
ｉ、第２の絶縁ゲート膜１１はＳｉＯ2、第２のソース
電極１２はＡｌ、第２のゲート電極１４はｎ型のポリシ
リコン、共通ドレイン領域１５はｎ+−Ｓｉ、チャネル
層１６はｐ+- Ｓｉ、共通ドレイン電極１７はＡｌを用
い得る。
【００２６】このインバータ構造を構成するｎ−ＦＥＴ
とｐ−Ｓ−ＳＴＴのうち、ｎ−ＦＥＴは従来のＣＭＯＳ
回路におけるｎ−ＦＥＴと同様の動作を行う。一方、ｐ
−Ｓ−ＳＴＴは、ｎ+-Ｓｉの第２のソース領域１８とｐ
+-Ｓｉチャネル層１６間、及びｐ+-Ｓｉチャネル層１６
とｎ+-Ｓｉ共通ドレイン領域１５間にそれぞれｐ+-ｎ+
接合が形成されている。
とｐ−Ｓ−ＳＴＴのうち、ｎ−ＦＥＴは従来のＣＭＯＳ
回路におけるｎ−ＦＥＴと同様の動作を行う。一方、ｐ
−Ｓ−ＳＴＴは、ｎ+-Ｓｉの第２のソース領域１８とｐ
+-Ｓｉチャネル層１６間、及びｐ+-Ｓｉチャネル層１６
とｎ+-Ｓｉ共通ドレイン領域１５間にそれぞれｐ+-ｎ+
接合が形成されている。
【００２７】ｐ+-Ｓｉチャネル層１６が縮退した半導体
となっていないときは、これらの接合には幅が広くエネ
ルギーの高い障壁が存在することになり、電流は流れな
い。一方、ソース電圧に対して大きな負のゲート電圧を
印加すると、ｐ+-Ｓｉチャネル層１６には高濃度の正孔
が誘起され、縮退した半導体となる。このような状況で
は、２つのｐ+-ｎ+接合は縮退した半導体同士からなる
トンネル接合となり、これらの接合をトンネル電流が流
れるようになる。このように、ｐ−Ｓ−ＳＴＴにおいて
は、ゲート電圧に対してｐチャネルＦＥＴ及びｐ−ＳＴ
Ｔと同様な動作をすることになる。
となっていないときは、これらの接合には幅が広くエネ
ルギーの高い障壁が存在することになり、電流は流れな
い。一方、ソース電圧に対して大きな負のゲート電圧を
印加すると、ｐ+-Ｓｉチャネル層１６には高濃度の正孔
が誘起され、縮退した半導体となる。このような状況で
は、２つのｐ+-ｎ+接合は縮退した半導体同士からなる
トンネル接合となり、これらの接合をトンネル電流が流
れるようになる。このように、ｐ−Ｓ−ＳＴＴにおいて
は、ゲート電圧に対してｐチャネルＦＥＴ及びｐ−ＳＴ
Ｔと同様な動作をすることになる。
【００２８】このインバータ構造を用いて図２（ｂ）の
ような回路接続をすることにより、インバータ回路を形
成することができる。すなわち、ｎ−ＦＥＴのソース電
極６にアース電位を印加し、ｐ−Ｓ−ＳＴＴのソース電
極１８を正電圧の電源Ｖｄｄに接続し、ゲート電極８及
び１４を共通接続して入力端子に接続し、共通ドレイン
電極１７を出力端子に接続する。
ような回路接続をすることにより、インバータ回路を形
成することができる。すなわち、ｎ−ＦＥＴのソース電
極６にアース電位を印加し、ｐ−Ｓ−ＳＴＴのソース電
極１８を正電圧の電源Ｖｄｄに接続し、ゲート電極８及
び１４を共通接続して入力端子に接続し、共通ドレイン
電極１７を出力端子に接続する。
【００２９】この回路の動作について説明するに、入力
電圧がアース電位の場合は、ｎ−ＦＥＴのソース・ドレ
イン間が非導通状態となり、ｐ−Ｓ−ＳＴＴのソース・
ドレイン間が導通状態になる。このため、ｎ−ＦＥＴと
ｐ−Ｓ−ＳＴＴを通して流れる電流はなく、出力ＯＵＴ
は電源電圧Ｖｄｄとなる。また、入力電圧がＶｄｄの場
合は、ｎ−ＦＥＴのソース・ドレイン間が導通状態、ｐ
−Ｓ−ＳＴＴのソース・ドレイン間が非導通状態にな
る。このため、ｎ−ＦＥＴとｐ−Ｓ−ＳＴＴを通して流
れる電流はなく、出力ＯＵＴはアース電位となる。
電圧がアース電位の場合は、ｎ−ＦＥＴのソース・ドレ
イン間が非導通状態となり、ｐ−Ｓ−ＳＴＴのソース・
ドレイン間が導通状態になる。このため、ｎ−ＦＥＴと
ｐ−Ｓ−ＳＴＴを通して流れる電流はなく、出力ＯＵＴ
は電源電圧Ｖｄｄとなる。また、入力電圧がＶｄｄの場
合は、ｎ−ＦＥＴのソース・ドレイン間が導通状態、ｐ
−Ｓ−ＳＴＴのソース・ドレイン間が非導通状態にな
る。このため、ｎ−ＦＥＴとｐ−Ｓ−ＳＴＴを通して流
れる電流はなく、出力ＯＵＴはアース電位となる。
【００３０】従って、この実施の形態のインバータ構造
も、従来のＣＭＯＳ回路と同様な回路動作を実現でき
る。しかも、この実施の形態は、共通ドレイン領域１５
を設けることで従来のＣＭＯＳ構造に比べてウェル部と
１つのドレイン領域が除去された構造を有しているた
め、従来よりも小さな専有面積で回路が構成でき、集積
度を増加させることが容易になる。更に、第１の実施の
形態よりも構造の対称性が良くなり、作成工程が簡単に
なる。
も、従来のＣＭＯＳ回路と同様な回路動作を実現でき
る。しかも、この実施の形態は、共通ドレイン領域１５
を設けることで従来のＣＭＯＳ構造に比べてウェル部と
１つのドレイン領域が除去された構造を有しているた
め、従来よりも小さな専有面積で回路が構成でき、集積
度を増加させることが容易になる。更に、第１の実施の
形態よりも構造の対称性が良くなり、作成工程が簡単に
なる。
【００３１】（第３の実施の形態）図３（ａ）及び
（ｂ）は本発明になるインバータ構造の第３の実施の形
態の模式的断面図及び回路図を示す。同図中、図１
（ａ）及び（ｂ）と同一機能を果たす部分は同一符号を
付してある。このインバータ構造では、絶縁性基板１９
に形成された、ｐ型の半導体層２０、ｎ型の第１のソー
ス領域３、第１の絶縁ゲート膜５、第１のソース電極
６、第１のゲート電極８、第２の絶縁ゲート膜１１、第
２のソース電極１２、第２のゲート電極１４、高濃度に
ｎ型不純物を含み縮退した半導体からなる共通ドレイン
領域１５、共通ドレイン領域１５とｐ型の第２のソース
領域１８との間の基板表面にまたがって半導体基板１よ
りも高濃度に不純物を含みｐ型の導電型を有するチャネ
ル層１６、共通ドレイン領域１５上に形成される共通ド
レイン電極１７、高濃度にｎ型不純物を含み縮退した半
導体からなる第２のソース領域１８から構成されてい
る。
（ｂ）は本発明になるインバータ構造の第３の実施の形
態の模式的断面図及び回路図を示す。同図中、図１
（ａ）及び（ｂ）と同一機能を果たす部分は同一符号を
付してある。このインバータ構造では、絶縁性基板１９
に形成された、ｐ型の半導体層２０、ｎ型の第１のソー
ス領域３、第１の絶縁ゲート膜５、第１のソース電極
６、第１のゲート電極８、第２の絶縁ゲート膜１１、第
２のソース電極１２、第２のゲート電極１４、高濃度に
ｎ型不純物を含み縮退した半導体からなる共通ドレイン
領域１５、共通ドレイン領域１５とｐ型の第２のソース
領域１８との間の基板表面にまたがって半導体基板１よ
りも高濃度に不純物を含みｐ型の導電型を有するチャネ
ル層１６、共通ドレイン領域１５上に形成される共通ド
レイン電極１７、高濃度にｎ型不純物を含み縮退した半
導体からなる第２のソース領域１８から構成されてい
る。
【００３２】ここで、ｎ型の第１のソース領域３、第１
の絶縁ゲート膜５、第１のソース電極６、第１のゲート
電極８、共通ドレイン領域１５、共通ドレイン電極１７
及び半導体層２０は、ｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴ
を構成しており、ｐ型の第２のソース領域１２、第２の
絶縁ゲート膜１１、第２のゲート電極１４、共通ドレイ
ン領域１５、チャネル層１６、共通ドレイン電極１７及
び第２のソース領域１８は、ｐチャネルのソース・ドレ
イン対称構造の表面トンネルトランジスタ（ｐ−Ｓ−Ｓ
ＴＴ）を構成している。
の絶縁ゲート膜５、第１のソース電極６、第１のゲート
電極８、共通ドレイン領域１５、共通ドレイン電極１７
及び半導体層２０は、ｎ型のＭＯＳＦＥＴ ｎ−ＦＥＴ
を構成しており、ｐ型の第２のソース領域１２、第２の
絶縁ゲート膜１１、第２のゲート電極１４、共通ドレイ
ン領域１５、チャネル層１６、共通ドレイン電極１７及
び第２のソース領域１８は、ｐチャネルのソース・ドレ
イン対称構造の表面トンネルトランジスタ（ｐ−Ｓ−Ｓ
ＴＴ）を構成している。
【００３３】上記の絶縁性基板１９はＳｉＯ2、ｐ型の
半導体層２０はｐ-Ｓｉ、第１のソース領域３はｎ−Ｓ
ｉ、第１の絶縁ゲート膜５はＳｉＯ2、第１のソース電
極６はＡｌ、第１のゲート電極８はｎ型のポリシリコ
ン、第２のソース領域１８はｎ+−Ｓｉ、第２の絶縁ゲ
ート膜１１はＳｉＯ2、第２のソース電極１２はＡｌ、
第２のゲート電極１４はｎ型のポリシリコン、共通ドレ
イン領域１５はｎ+−Ｓｉ、チャネル層１６はｐ+-Ｓ
ｉ、共通ドレイン電極１７はＡｌを用い得る。
半導体層２０はｐ-Ｓｉ、第１のソース領域３はｎ−Ｓ
ｉ、第１の絶縁ゲート膜５はＳｉＯ2、第１のソース電
極６はＡｌ、第１のゲート電極８はｎ型のポリシリコ
ン、第２のソース領域１８はｎ+−Ｓｉ、第２の絶縁ゲ
ート膜１１はＳｉＯ2、第２のソース電極１２はＡｌ、
第２のゲート電極１４はｎ型のポリシリコン、共通ドレ
イン領域１５はｎ+−Ｓｉ、チャネル層１６はｐ+-Ｓ
ｉ、共通ドレイン電極１７はＡｌを用い得る。
【００３４】このインバータ構造を構成するｎ−ＦＥＴ
とｐ−Ｓ−ＳＴＴは、第２の実施の形態と同様の動作を
行う。
とｐ−Ｓ−ＳＴＴは、第２の実施の形態と同様の動作を
行う。
【００３５】このインバータ構造を用いて図３（ｂ）の
ような回路接続をすることにより、インバータ回路を形
成することができる。この回路の基本的な動作は、第２
の実施の形態と同様であり、この実施の形態のインバー
タ構造においては、従来のＣＭＯＳと同様な回路動作が
実現できる。更に、この実施の形態においては、各トラ
ンジスタが絶縁性基板１９上に形成されているため、第
１及び第２の実施の形態で示した構造に比べてソース領
域３、１８及び共通ドレイン領域１５の容量が小さく、
高速動作に適している。また、完全にトランジスタ間の
絶縁分離がされているため、動作電圧を高くすることが
可能で、動作マージンを大きくすることができる。
ような回路接続をすることにより、インバータ回路を形
成することができる。この回路の基本的な動作は、第２
の実施の形態と同様であり、この実施の形態のインバー
タ構造においては、従来のＣＭＯＳと同様な回路動作が
実現できる。更に、この実施の形態においては、各トラ
ンジスタが絶縁性基板１９上に形成されているため、第
１及び第２の実施の形態で示した構造に比べてソース領
域３、１８及び共通ドレイン領域１５の容量が小さく、
高速動作に適している。また、完全にトランジスタ間の
絶縁分離がされているため、動作電圧を高くすることが
可能で、動作マージンを大きくすることができる。
【００３６】（第４の実施の形態）図４（ａ）及び
（ｂ）は本発明になるインバータ構造の第４の実施の形
態の模式的断面図及び回路図を示す。同図中、図１
（ａ）及び（ｂ）、図３と同一機能を果たす部分は同一
符号を付してある。このインバータ構造では、絶縁性基
板１９に形成された、ｐ型の半導体層２０、ｎ型の第１
のソース領域３、共通絶縁ゲート膜２１、第１のソース
電極６、共通ゲート電極２２、第２のソース電極１２、
高濃度にｎ型不純物を含み縮退した半導体からなる共通
ドレイン領域１５、共通ドレイン領域１５とｐ型の第２
のソース領域１８との間の基板表面にまたがって半導体
基板１よりも高濃度に不純物を含みｐ型の導電型を有す
るチャネル層１６、共通ドレイン領域１５上に形成され
る共通ドレイン電極（図示せず）、高濃度にｎ型不純物
を含み縮退した半導体からなる第２のソース領域１８か
ら構成されている。なお、図示されていないが、共通ド
レイン電極は、図の奥行き方向の端に形成されている。
（ｂ）は本発明になるインバータ構造の第４の実施の形
態の模式的断面図及び回路図を示す。同図中、図１
（ａ）及び（ｂ）、図３と同一機能を果たす部分は同一
符号を付してある。このインバータ構造では、絶縁性基
板１９に形成された、ｐ型の半導体層２０、ｎ型の第１
のソース領域３、共通絶縁ゲート膜２１、第１のソース
電極６、共通ゲート電極２２、第２のソース電極１２、
高濃度にｎ型不純物を含み縮退した半導体からなる共通
ドレイン領域１５、共通ドレイン領域１５とｐ型の第２
のソース領域１８との間の基板表面にまたがって半導体
基板１よりも高濃度に不純物を含みｐ型の導電型を有す
るチャネル層１６、共通ドレイン領域１５上に形成され
る共通ドレイン電極（図示せず）、高濃度にｎ型不純物
を含み縮退した半導体からなる第２のソース領域１８か
ら構成されている。なお、図示されていないが、共通ド
レイン電極は、図の奥行き方向の端に形成されている。
【００３７】上記の絶縁性基板１９はＳｉＯ2、ｐ型の
半導体層２０はｐ-Ｓｉ、第１のソース領域３はｎ−Ｓ
ｉ、第１のソース電極６はＡｌ、第２のソース電極１２
はＡｌ、共通ドレイン領域１５はｎ+−Ｓｉ、チャネル
層１６はｐ+-Ｓｉ、共通ドレイン電極（図示せず）はＡ
ｌ、第２のソース領域１８はｎ+−Ｓｉ、共通絶縁ゲー
ト膜２１はＳｉＯ2を用い得る。
半導体層２０はｐ-Ｓｉ、第１のソース領域３はｎ−Ｓ
ｉ、第１のソース電極６はＡｌ、第２のソース電極１２
はＡｌ、共通ドレイン領域１５はｎ+−Ｓｉ、チャネル
層１６はｐ+-Ｓｉ、共通ドレイン電極（図示せず）はＡ
ｌ、第２のソース領域１８はｎ+−Ｓｉ、共通絶縁ゲー
ト膜２１はＳｉＯ2を用い得る。
【００３８】このインバータ構造は、一つのトランジス
タからなるように見えるが、基本的には第３の実施の形
態と同様に２つのトランジスタから構成されている。し
かし、第１のソース領域３と第２のソース領域１８を結
ぶ線上に共通ドレイン電極を形成していないため、第１
から第３の実施の形態よりも共通ドレイン領域１５を狭
くすることができ、全体の大きさを小さくすることがで
きる。
タからなるように見えるが、基本的には第３の実施の形
態と同様に２つのトランジスタから構成されている。し
かし、第１のソース領域３と第２のソース領域１８を結
ぶ線上に共通ドレイン電極を形成していないため、第１
から第３の実施の形態よりも共通ドレイン領域１５を狭
くすることができ、全体の大きさを小さくすることがで
きる。
【００３９】このインバータ構造を用いて図４（ｂ）の
ような回路接続をすることにより、インバータ回路を形
成することができる。この回路の基本的な動作は、第２
及び第３の実施の形態と同様であり、この実施の形態の
インバータ構造においては、従来のＣＭＯＳと同様な回
路動作が実現できる。
ような回路接続をすることにより、インバータ回路を形
成することができる。この回路の基本的な動作は、第２
及び第３の実施の形態と同様であり、この実施の形態の
インバータ構造においては、従来のＣＭＯＳと同様な回
路動作が実現できる。
【００４０】
【実施例】次に、以上説明した各実施の形態に関する実
施例を説明する。 （第１実施例）次に、この第１の実施の形態に関する第
１の実施例の製造方法について説明する。ｐ−Ｓｉ（ｐ
＝１×１０17ｃｍ-3）基板１上のｐ−ＳＴＴ領域に、ま
ず低加速のボロン（Ｂ）イオン注入により厚さ１０ｎｍ
のｐ+-Ｓｉ（ｐ＝５×１０18ｃｍ-3）チャネル層１６を
形成する。続いて、厚さ５ｎｍのＳｉＯ2 絶縁ゲート膜
５、１１及びリンドープのポリシリコン・ゲート電極
８、１４を形成した後、ｐ−ＳＴＴのソース領域にボロ
ンを低加速イオン注入し、厚さ２０ｎｍのｐ+-Ｓｉ（ｐ
＝５×１０18ｃｍ-3）ソース領域９を形成する。
施例を説明する。 （第１実施例）次に、この第１の実施の形態に関する第
１の実施例の製造方法について説明する。ｐ−Ｓｉ（ｐ
＝１×１０17ｃｍ-3）基板１上のｐ−ＳＴＴ領域に、ま
ず低加速のボロン（Ｂ）イオン注入により厚さ１０ｎｍ
のｐ+-Ｓｉ（ｐ＝５×１０18ｃｍ-3）チャネル層１６を
形成する。続いて、厚さ５ｎｍのＳｉＯ2 絶縁ゲート膜
５、１１及びリンドープのポリシリコン・ゲート電極
８、１４を形成した後、ｐ−ＳＴＴのソース領域にボロ
ンを低加速イオン注入し、厚さ２０ｎｍのｐ+-Ｓｉ（ｐ
＝５×１０18ｃｍ-3）ソース領域９を形成する。
【００４１】その後、ｎ−ＦＥＴのソース領域及び共通
ドレインとなる領域に砒素（ＡＳ）を低加速イオン注入
し、厚さ２０ｎｍのｎ+-Ｓｉ（ｎ＝１×１０20ｃｍ-3）
ソース領域３及び共通ドレイン領域１５をそれぞれ形成
する。最後に、ソース領域３及び共通ドレイン領域１５
の表面の一部を露出させた後、Ａｌを蒸着しアロイする
ことにより、ソース電極６、１２と共通ドレイン電極１
７を形成する。これにより、高集積化を可能にするイン
バータ構造を実現できる。
ドレインとなる領域に砒素（ＡＳ）を低加速イオン注入
し、厚さ２０ｎｍのｎ+-Ｓｉ（ｎ＝１×１０20ｃｍ-3）
ソース領域３及び共通ドレイン領域１５をそれぞれ形成
する。最後に、ソース領域３及び共通ドレイン領域１５
の表面の一部を露出させた後、Ａｌを蒸着しアロイする
ことにより、ソース電極６、１２と共通ドレイン電極１
７を形成する。これにより、高集積化を可能にするイン
バータ構造を実現できる。
【００４２】（第２実施例）次に、前記第２の実施の形
態に関する第２の実施例の製造方法について説明する。
ｐ−Ｓｉ（ｐ＝１×１０17ｃｍ-3）基板１上のｐ−Ｓ−
ＳＴＴ領域に、まず低加速のＢイオン注入により厚さ１
０ｎｍのｐ+-Ｓｉ（ｐ＝５×１０18ｃｍ-3）チャネル層
１６を形成する。続いて、厚さ５ｎｍのＳｉＯ2絶縁ゲ
ート膜５、１１及びリンドープのポリシリコン・ゲート
電極８、１４を形成した後、ｎ−ＦＥＴ及びｐ−Ｓ−Ｓ
ＴＴのソース領域及び共通ドレイン領域にＡｓを低加速
イオン注入し、厚さ２０ｎｍのｎ+-Ｓｉ（ｐ＝１×１０
20ｃｍ-3）ソース領域３、１８及び共通ドレイン領域１
５を形成する。最後に、ソース領域３及び共通ドレイン
領域１５の表面の一部を露出させた後、Ａｌを蒸着しア
ロイすることにより、ソース電極６、１２と共通ドレイ
ン電極１７を形成する。
態に関する第２の実施例の製造方法について説明する。
ｐ−Ｓｉ（ｐ＝１×１０17ｃｍ-3）基板１上のｐ−Ｓ−
ＳＴＴ領域に、まず低加速のＢイオン注入により厚さ１
０ｎｍのｐ+-Ｓｉ（ｐ＝５×１０18ｃｍ-3）チャネル層
１６を形成する。続いて、厚さ５ｎｍのＳｉＯ2絶縁ゲ
ート膜５、１１及びリンドープのポリシリコン・ゲート
電極８、１４を形成した後、ｎ−ＦＥＴ及びｐ−Ｓ−Ｓ
ＴＴのソース領域及び共通ドレイン領域にＡｓを低加速
イオン注入し、厚さ２０ｎｍのｎ+-Ｓｉ（ｐ＝１×１０
20ｃｍ-3）ソース領域３、１８及び共通ドレイン領域１
５を形成する。最後に、ソース領域３及び共通ドレイン
領域１５の表面の一部を露出させた後、Ａｌを蒸着しア
ロイすることにより、ソース電極６、１２と共通ドレイ
ン電極１７を形成する。
【００４３】これにより、高集積化を可能にするインバ
ータ構造を実現できる。この第２の実施例の作製工程で
は、ソース領域３、１８及び共通ドレイン領域１５が同
一の素子構造で作製できるため、第１の実施例の作製工
程よりも工程数が少なくなっている。
ータ構造を実現できる。この第２の実施例の作製工程で
は、ソース領域３、１８及び共通ドレイン領域１５が同
一の素子構造で作製できるため、第１の実施例の作製工
程よりも工程数が少なくなっている。
【００４４】（第３実施例）次に、前記第３実施の形態
に関する第３の実施例の製造方法について説明する。厚
いＳｉＯ2膜である絶縁性基板１９の上に厚さ２０ｎｍ
のｐ−Ｓｉ（ｐ＝１×１０17ｃｍ-3）の半導体層２０を
有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板のｐ−Ｓ−ＳＴＴ領域に、まず低加速のＢイ
オン注入により厚さ１０ｎｍのｐ+-Ｓｉ（ｐ＝５×１０
18ｃｍ-3）チャネル層１６を形成する。
に関する第３の実施例の製造方法について説明する。厚
いＳｉＯ2膜である絶縁性基板１９の上に厚さ２０ｎｍ
のｐ−Ｓｉ（ｐ＝１×１０17ｃｍ-3）の半導体層２０を
有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板のｐ−Ｓ−ＳＴＴ領域に、まず低加速のＢイ
オン注入により厚さ１０ｎｍのｐ+-Ｓｉ（ｐ＝５×１０
18ｃｍ-3）チャネル層１６を形成する。
【００４５】続いて、厚さ５ｎｍのＳｉＯ2絶縁ゲート
膜５、１１及びリンドープのポリシリコン・ゲート電極
８、１４を形成した後、ｎ−ＦＥＴ及びｐ−Ｓ−ＳＴＴ
のソース領域及び共通ドレイン領域にＡｓを低加速イオ
ン注入し、厚さ２０ｎｍのｎ+-Ｓｉ（ｐ＝１×１０20ｃ
ｍ-3）ソース領域３、１８及び共通ドレイン領域１５を
形成する。最後に、ソース領域３及び共通ドレイン領域
１５の表面の一部を露出させた後、Ａｌを蒸着しアロイ
することにより、ソース電極６、１２と共通ドレイン電
極１７を形成する。
膜５、１１及びリンドープのポリシリコン・ゲート電極
８、１４を形成した後、ｎ−ＦＥＴ及びｐ−Ｓ−ＳＴＴ
のソース領域及び共通ドレイン領域にＡｓを低加速イオ
ン注入し、厚さ２０ｎｍのｎ+-Ｓｉ（ｐ＝１×１０20ｃ
ｍ-3）ソース領域３、１８及び共通ドレイン領域１５を
形成する。最後に、ソース領域３及び共通ドレイン領域
１５の表面の一部を露出させた後、Ａｌを蒸着しアロイ
することにより、ソース電極６、１２と共通ドレイン電
極１７を形成する。
【００４６】これにより、高集積化を可能にするインバ
ータ構造を実現できる。この第３の実施例の作製工程で
は、絶縁性基板１９上に第２の実施例と同様なｎ−ＦＥ
Ｔとｐ−Ｓ−ＳＳＴの組み合わせを用いているが、多少
プロセス工程が長くなることを許すのであれば、第１の
実施例で用いたｎ−ＦＥＴとｐ−ＦＥＴの組み合わせを
用いることも可能である。
ータ構造を実現できる。この第３の実施例の作製工程で
は、絶縁性基板１９上に第２の実施例と同様なｎ−ＦＥ
Ｔとｐ−Ｓ−ＳＳＴの組み合わせを用いているが、多少
プロセス工程が長くなることを許すのであれば、第１の
実施例で用いたｎ−ＦＥＴとｐ−ＦＥＴの組み合わせを
用いることも可能である。
【００４７】（第４実施例）次に、前記第４実施の形態
に関する第４の実施例の製造方法について説明する。厚
いＳｉＯ2膜である絶縁性基板１９の上に厚さ２０ｎｍ
のｐ−Ｓｉ（ｐ＝１×１０17ｃｍ-3）の半導体層２０を
有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板の一部に、まず低加速のＢイオン注入により
厚さ１０ｎｍのｐ+-Ｓｉ（ｐ＝５×１０18ｃｍ-3）チャ
ネル層１６を形成する。
に関する第４の実施例の製造方法について説明する。厚
いＳｉＯ2膜である絶縁性基板１９の上に厚さ２０ｎｍ
のｐ−Ｓｉ（ｐ＝１×１０17ｃｍ-3）の半導体層２０を
有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板の一部に、まず低加速のＢイオン注入により
厚さ１０ｎｍのｐ+-Ｓｉ（ｐ＝５×１０18ｃｍ-3）チャ
ネル層１６を形成する。
【００４８】続いて、共通ドレイン領域１５にＡｓを低
加速イオン注入し、厚さ２０ｎｍのｎ+-Ｓｉ（ｐ＝１×
１０20ｃｍ-3）共通ドレイン領域１５を形成する。次
に、厚さ５ｎｍのＳｉＯ2共通ゲート絶縁膜２１を順次
にリンドープのポリシリコンからなる共通ゲート電極２
２を形成した後、２つの共通ゲート電極２２をマスクと
してＡｓを低加速イオン注入し、厚さ２０ｎｍのｎ+-Ｓ
ｉ（ｎ＝１×１０20ｃｍ-3）ソース領域３及び１８を形
成する。最後に、ソース領域３及び共通ドレイン領域１
５の表面の一部を露出させた後、Ａｌを蒸着しアロイす
ることにより、ソース電極６、１２と共通ドレイン電極
（図４（ａ）には図示されていない）を形成する。
加速イオン注入し、厚さ２０ｎｍのｎ+-Ｓｉ（ｐ＝１×
１０20ｃｍ-3）共通ドレイン領域１５を形成する。次
に、厚さ５ｎｍのＳｉＯ2共通ゲート絶縁膜２１を順次
にリンドープのポリシリコンからなる共通ゲート電極２
２を形成した後、２つの共通ゲート電極２２をマスクと
してＡｓを低加速イオン注入し、厚さ２０ｎｍのｎ+-Ｓ
ｉ（ｎ＝１×１０20ｃｍ-3）ソース領域３及び１８を形
成する。最後に、ソース領域３及び共通ドレイン領域１
５の表面の一部を露出させた後、Ａｌを蒸着しアロイす
ることにより、ソース電極６、１２と共通ドレイン電極
（図４（ａ）には図示されていない）を形成する。
【００４９】これにより、高集積化を可能にするインバ
ータ構造を実現できる。この第４の実施例の作製工程で
は、第３の実施例を基本として２つのソース領域３及び
１８にまたがってゲート電極２２を形成しているが、第
１及び第２の実施例に適用しても良く、素子全体の大き
さを小さくできる。
ータ構造を実現できる。この第４の実施例の作製工程で
は、第３の実施例を基本として２つのソース領域３及び
１８にまたがってゲート電極２２を形成しているが、第
１及び第２の実施例に適用しても良く、素子全体の大き
さを小さくできる。
【００５０】以上の本発明の実施の形態では各領域の不
純物の濃度を一定なものとしているが、基本的なインバ
ータ動作に影響を与えない範囲で、しきい値電圧調整な
どのために各領域内の不純物濃度に変化を持たせてもよ
い。
純物の濃度を一定なものとしているが、基本的なインバ
ータ動作に影響を与えない範囲で、しきい値電圧調整な
どのために各領域内の不純物濃度に変化を持たせてもよ
い。
【００５１】また、ｎチャネルのＦＥＴとｐチャネルの
ＳＴＴとの組み合わせによるインバータ構造について示
したが、ｐチャネルのＦＥＴとｎチャネルのＳＴＴとの
組み合わせによるものでもよいことは明らかであり、こ
の場合には、全部の半導体層の導電型を実施の形態と反
対にし、バイアス電圧も反対にすればよい。
ＳＴＴとの組み合わせによるインバータ構造について示
したが、ｐチャネルのＦＥＴとｎチャネルのＳＴＴとの
組み合わせによるものでもよいことは明らかであり、こ
の場合には、全部の半導体層の導電型を実施の形態と反
対にし、バイアス電圧も反対にすればよい。
【００５２】更に、半導体材料としては、Ｓｉに限定さ
れるものではなく、基本となる半導体がＧｅ、ＳｉＣ、
ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳｂ、ＩｎＡ
ｓ、ＧａＮ、ＩｎＧａＮなど他の半導体でも本発明を適
用できる。また更に、絶縁膜についてもＳｉＯ2に限定
されるものではなく、Ｓｉ3Ｎ4など他の絶縁膜や、Ａｌ
ＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＳｂ、ＧａＰ、Ａｌ
ＧａＮなど基本となる半導体よりも禁止帯幅の広い半導
体であってもよいことは勿論である。
れるものではなく、基本となる半導体がＧｅ、ＳｉＣ、
ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳｂ、ＩｎＡ
ｓ、ＧａＮ、ＩｎＧａＮなど他の半導体でも本発明を適
用できる。また更に、絶縁膜についてもＳｉＯ2に限定
されるものではなく、Ｓｉ3Ｎ4など他の絶縁膜や、Ａｌ
ＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＳｂ、ＧａＰ、Ａｌ
ＧａＮなど基本となる半導体よりも禁止帯幅の広い半導
体であってもよいことは勿論である。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
ドレイン領域を共通にして互いにチャネルの異なる２つ
のトランジスタを構成でき、小さな占有面積でインバー
タ動作する構造を実現できるため、専有面積が小さく、
低消費電力のインバータ回路を実現できる。
ドレイン領域を共通にして互いにチャネルの異なる２つ
のトランジスタを構成でき、小さな占有面積でインバー
タ動作する構造を実現できるため、専有面積が小さく、
低消費電力のインバータ回路を実現できる。
【００５４】また、本発明によれば、表面に所定の厚さ
で第１の導電型を有する半導体層が形成された絶縁性基
板を用い、共通ドレイン領域は半導体層の厚さと同じ厚
さで形成することにより、２つのトランジスタが絶縁性
基板の上に形成され、第１及び第２のソース領域及び共
通ドレイン領域の容量を小さくできるようにしたため、
高速動作ができ、また、完全に２つのトランジスタ間の
絶縁分離がとれるために動作マージンを大きくすること
ができる。
で第１の導電型を有する半導体層が形成された絶縁性基
板を用い、共通ドレイン領域は半導体層の厚さと同じ厚
さで形成することにより、２つのトランジスタが絶縁性
基板の上に形成され、第１及び第２のソース領域及び共
通ドレイン領域の容量を小さくできるようにしたため、
高速動作ができ、また、完全に２つのトランジスタ間の
絶縁分離がとれるために動作マージンを大きくすること
ができる。
【００５５】更に、本発明によれば、共通ドレイン領域
と第１及び第２のソース領域の間の半導体基板表面上に
またがる共通絶縁性ゲート電極構造と、第１及び第２の
ソース領域を結ぶ線上を避けた位置で、共通ドレイン領
域に接続されたドレイン電極を形成することにより、２
つのトランジスタにそれぞれ絶縁性ゲート電極構造を設
ける場合に比し、共通ドレイン領域を狭くできるため、
全体の大きさをより小さくでき、より専有面積の小さな
低消費電力のインバータ回路を構成することができる。
と第１及び第２のソース領域の間の半導体基板表面上に
またがる共通絶縁性ゲート電極構造と、第１及び第２の
ソース領域を結ぶ線上を避けた位置で、共通ドレイン領
域に接続されたドレイン電極を形成することにより、２
つのトランジスタにそれぞれ絶縁性ゲート電極構造を設
ける場合に比し、共通ドレイン領域を狭くできるため、
全体の大きさをより小さくでき、より専有面積の小さな
低消費電力のインバータ回路を構成することができる。
【図１】本発明になるインバータ構造の第１の実施の形
態の模式的断面図及びそれを用いた回路図である。
態の模式的断面図及びそれを用いた回路図である。
【図２】本発明になるインバータ構造の第２の実施の形
態の模式的断面図及びそれを用いた回路図である。
態の模式的断面図及びそれを用いた回路図である。
【図３】本発明になるインバータ構造の第３の実施の形
態の模式的断面図及びそれを用いた回路図である。
態の模式的断面図及びそれを用いた回路図である。
【図４】本発明になるインバータ構造の第４の実施の形
態の模式的断面図及びそれを用いた回路図である。
態の模式的断面図及びそれを用いた回路図である。
【図５】従来のインバータ構造の一例の模式的断面図及
びそれを用いた回路図である。
びそれを用いた回路図である。
１ 半導体基板 ２ ウェル領域 ３、９ ソース領域 ５、１１ 絶縁ゲート膜 ６、１２ ソース電極 ８、１４ ゲート電極 １５ 共通ドレイン領域 １６ チャネル層 １７ 共通ドレイン電極 １８ 縮退した第２のソース領域 １９ 絶縁性基板 ２０ 半導体層 ２１ 共通絶縁ゲート膜 ２２ 共通ゲート電極 ｎ−ＦＥＴ ｎ型のＭＯＳＦＥＴ（電界効果トランジス
タ） ｐ−ＦＥＴ ｐ型のＭＯＳＦＥＴ（電界効果トランジス
タ） ｐ−ＳＴＴ ｐ型の表面トンネルトランジスタ（ＳＴ
Ｔ） ｐ−Ｓ−ＳＳＴ ｐ型のソース・ドレイン対称構造表面
トンネルトランジスタ（Ｓ−ＳＳＴ）
タ） ｐ−ＦＥＴ ｐ型のＭＯＳＦＥＴ（電界効果トランジス
タ） ｐ−ＳＴＴ ｐ型の表面トンネルトランジスタ（ＳＴ
Ｔ） ｐ−Ｓ−ＳＳＴ ｐ型のソース・ドレイン対称構造表面
トンネルトランジスタ（Ｓ−ＳＳＴ）
Claims (6)
- 【請求項１】 第１の導電型の半導体基板上に形成され
ており、該第１の導電型と逆導電型の第２の導電型の不
純物を高濃度に含み、縮退した半導体からなる共通ドレ
イン領域と、 該共通ドレイン領域に対して離間対向して形成された第
２の導電型の第１のソース領域と、 前記共通ドレイン領域に対して離間対向し、かつ、前記
第１のソース領域の反対側に形成された第２のソース領
域と、 前記共通ドレイン領域と前記第１のソース領域の間の前
記半導体基板表面上にまたがる第１の絶縁性ゲート電極
構造と、 前記共通ドレイン領域と前記第２のソース領域の間の基
板表面にまたがって前記半導体基板よりも高濃度に不純
物を含み第１の導電型を有するチャネル層と、 前記チャネル層上に形成された第２の絶縁性ゲート電極
構造とを有することを特徴とするインバータ構造。 - 【請求項２】 前記第２のソース領域は、前記第１の導
電型を有することを特徴とする請求項１記載のインバー
タ構造。 - 【請求項３】 前記第２のソース領域は、前記第２の導
電型の不純物を高濃度に含み縮退した半導体からなるこ
とを特徴とする請求項１記載のインバータ構造。 - 【請求項４】 前記半導体基板に代えて、表面に所定の
厚さで前記第１の導電型を有する半導体層が形成された
絶縁性基板を用い、前記共通ドレイン領域は該半導体層
の厚さと同じ厚さで形成されていることを特徴とする請
求項１乃至３のうちいずれか一項記載のインバータ構
造。 - 【請求項５】 第１の導電型の半導体基板上に形成され
ており、該第１の導電型と逆導電型の第２の導電型の不
純物を高濃度に含み、縮退した半導体からなる共通ドレ
イン領域と、 該共通ドレイン領域に対して離間対向して形成された第
２の導電型の第１のソース領域と、 前記共通ドレイン領域及び第１のソース領域に対してそ
れぞれ離間して形成された第２のソース領域と、 前記共通ドレイン領域と前記第１及び第２のソース領域
の間の前記半導体基板表面上にまたがる共通絶縁性ゲー
ト電極構造と、 前記第１及び第２のソース領域を結ぶ線上を避けた位置
で、前記共通ドレイン領域に接続されたドレイン電極と
を有することを特徴とするインバータ構造。 - 【請求項６】 前記半導体基板に代えて、表面に所定の
厚さで前記第１の導電型を有する半導体層が形成された
絶縁性基板を用い、前記共通ドレイン領域は該半導体層
の厚さと同じ厚さで形成されていることを特徴とする請
求項５項記載のインバータ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250082A JP2917931B2 (ja) | 1996-09-20 | 1996-09-20 | インバータ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250082A JP2917931B2 (ja) | 1996-09-20 | 1996-09-20 | インバータ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098371A JPH1098371A (ja) | 1998-04-14 |
| JP2917931B2 true JP2917931B2 (ja) | 1999-07-12 |
Family
ID=17202548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250082A Expired - Fee Related JP2917931B2 (ja) | 1996-09-20 | 1996-09-20 | インバータ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917931B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005007822B4 (de) * | 2005-02-21 | 2014-05-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor |
| KR20100009869A (ko) | 2008-07-21 | 2010-01-29 | 삼성전자주식회사 | 씨모스 트랜지스터 및 그 제조 방법 |
| JP6712650B2 (ja) * | 2016-12-14 | 2020-06-24 | 株式会社日立製作所 | 半導体装置およびその製造方法並びにセンサ |
-
1996
- 1996-09-20 JP JP8250082A patent/JP2917931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1098371A (ja) | 1998-04-14 |
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